Fitter report for DE2_115_ADDA
Fri Jun 17 21:14:14 2011
Quartus II Version 10.1 Build 197 01/19/2011 Service Pack 1 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. Fitter Summary
  3. Fitter Settings
  4. Parallel Compilation
  5. I/O Assignment Warnings
  6. Incremental Compilation Preservation Summary
  7. Incremental Compilation Partition Settings
  8. Incremental Compilation Placement Preservation
  9. Pin-Out File
 10. Fitter Resource Usage Summary
 11. Fitter Partition Statistics
 12. Input Pins
 13. Output Pins
 14. Bidir Pins
 15. Dual Purpose and Dedicated Pins
 16. I/O Bank Usage
 17. All Package Pins
 18. PLL Summary
 19. PLL Usage
 20. Output Pin Default Load For Reported TCO
 21. Fitter Resource Utilization by Entity
 22. Delay Chain Summary
 23. Pad To Core Delay Chain Fanout
 24. Control Signals
 25. Global & Other Fast Signals
 26. Non-Global High Fan-Out Signals
 27. Fitter RAM Summary
 28. Fitter DSP Block Usage Summary
 29. DSP Block Details
 30. Interconnect Usage Summary
 31. LAB Logic Elements
 32. LAB-wide Signals
 33. LAB Signals Sourced
 34. LAB Signals Sourced Out
 35. LAB Distinct Inputs
 36. I/O Rules Summary
 37. I/O Rules Details
 38. I/O Rules Matrix
 39. Fitter Device Options
 40. Operating Settings and Conditions
 41. Estimated Delay Added for Hold Timing Summary
 42. Estimated Delay Added for Hold Timing Details
 43. Fitter Messages



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; Legal Notice ;
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Copyright (C) 1991-2011 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
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; Fitter Summary                                                                     ;
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; Fitter Status                      ; Successful - Fri Jun 17 21:14:14 2011         ;
; Quartus II Version                 ; 10.1 Build 197 01/19/2011 SP 1 SJ Web Edition ;
; Revision Name                      ; DE2_115_ADDA                                  ;
; Top-level Entity Name              ; DE2_115_ADDA                                  ;
; Family                             ; Cyclone IV E                                  ;
; Device                             ; EP4CE115F29C8                                 ;
; Timing Models                      ; Final                                         ;
; Total logic elements               ; 4,164 / 114,480 ( 4 % )                       ;
;     Total combinational functions  ; 3,052 / 114,480 ( 3 % )                       ;
;     Dedicated logic registers      ; 3,894 / 114,480 ( 3 % )                       ;
; Total registers                    ; 3894                                          ;
; Total pins                         ; 74 / 529 ( 14 % )                             ;
; Total virtual pins                 ; 0                                             ;
; Total memory bits                  ; 10,088 / 3,981,312 ( < 1 % )                  ;
; Embedded Multiplier 9-bit elements ; 4 / 532 ( < 1 % )                             ;
; Total PLLs                         ; 1 / 4 ( 25 % )                                ;
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; Fitter Settings                                                                                                                                            ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Option                                                                     ; Setting                               ; Default Value                         ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Device                                                                     ; EP4CE115F29C8                         ;                                       ;
; Nominal Core Supply Voltage                                                ; 1.2V                                  ;                                       ;
; Minimum Core Junction Temperature                                          ; 0                                     ;                                       ;
; Maximum Core Junction Temperature                                          ; 85                                    ;                                       ;
; Fit Attempts to Skip                                                       ; 0                                     ; 0.0                                   ;
; Use smart compilation                                                      ; Off                                   ; Off                                   ;
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On                                    ; On                                    ;
; Enable compact report table                                                ; Off                                   ; Off                                   ;
; Use TimeQuest Timing Analyzer                                              ; On                                    ; On                                    ;
; Auto Merge PLLs                                                            ; On                                    ; On                                    ;
; Router Timing Optimization Level                                           ; Normal                                ; Normal                                ;
; Placement Effort Multiplier                                                ; 1.0                                   ; 1.0                                   ;
; Router Effort Multiplier                                                   ; 1.0                                   ; 1.0                                   ;
; Optimize Hold Timing                                                       ; All Paths                             ; All Paths                             ;
; Optimize Multi-Corner Timing                                               ; Off                                   ; Off                                   ;
; PowerPlay Power Optimization                                               ; Normal compilation                    ; Normal compilation                    ;
; SSN Optimization                                                           ; Off                                   ; Off                                   ;
; Optimize Timing                                                            ; Normal compilation                    ; Normal compilation                    ;
; Optimize Timing for ECOs                                                   ; Off                                   ; Off                                   ;
; Regenerate full fit report during ECO compiles                             ; Off                                   ; Off                                   ;
; Optimize IOC Register Placement for Timing                                 ; Normal                                ; Normal                                ;
; Limit to One Fitting Attempt                                               ; Off                                   ; Off                                   ;
; Final Placement Optimizations                                              ; Automatically                         ; Automatically                         ;
; Fitter Aggressive Routability Optimizations                                ; Automatically                         ; Automatically                         ;
; Fitter Initial Placement Seed                                              ; 1                                     ; 1                                     ;
; PCI I/O                                                                    ; Off                                   ; Off                                   ;
; Weak Pull-Up Resistor                                                      ; Off                                   ; Off                                   ;
; Enable Bus-Hold Circuitry                                                  ; Off                                   ; Off                                   ;
; Auto Packed Registers                                                      ; Auto                                  ; Auto                                  ;
; Auto Delay Chains                                                          ; On                                    ; On                                    ;
; Allow Single-ended Buffer for Differential-XSTL Input                      ; Off                                   ; Off                                   ;
; Treat Bidirectional Pin as Output Pin                                      ; Off                                   ; Off                                   ;
; Perform Physical Synthesis for Combinational Logic for Fitting             ; Off                                   ; Off                                   ;
; Perform Physical Synthesis for Combinational Logic for Performance         ; Off                                   ; Off                                   ;
; Perform Register Duplication for Performance                               ; Off                                   ; Off                                   ;
; Perform Logic to Memory Mapping for Fitting                                ; Off                                   ; Off                                   ;
; Perform Register Retiming for Performance                                  ; Off                                   ; Off                                   ;
; Perform Asynchronous Signal Pipelining                                     ; Off                                   ; Off                                   ;
; Fitter Effort                                                              ; Auto Fit                              ; Auto Fit                              ;
; Physical Synthesis Effort Level                                            ; Normal                                ; Normal                                ;
; Logic Cell Insertion - Logic Duplication                                   ; Auto                                  ; Auto                                  ;
; Auto Register Duplication                                                  ; Auto                                  ; Auto                                  ;
; Auto Global Clock                                                          ; On                                    ; On                                    ;
; Auto Global Register Control Signals                                       ; On                                    ; On                                    ;
; Reserve all unused pins                                                    ; As input tri-stated with weak pull-up ; As input tri-stated with weak pull-up ;
; Stop After Congestion Map Generation                                       ; Off                                   ; Off                                   ;
; Synchronizer Identification                                                ; Off                                   ; Off                                   ;
; Enable Beneficial Skew Optimization                                        ; On                                    ; On                                    ;
; Optimize Design for Metastability                                          ; On                                    ; On                                    ;
; Force Fitter to Avoid Periphery Placement Warnings                         ; Off                                   ; Off                                   ;
; Enable input tri-state on active configuration pins in user mode           ; Off                                   ; Off                                   ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+


Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
+-------------------------------------+
; Parallel Compilation                ;
+----------------------------+--------+
; Processors                 ; Number ;
+----------------------------+--------+
; Number detected on machine ; 2      ;
; Maximum allowed            ; 1      ;
+----------------------------+--------+


+---------------------------------------------------+
; I/O Assignment Warnings                           ;
+------------+--------------------------------------+
; Pin Name   ; Reason                               ;
+------------+--------------------------------------+
; I2C_SCLK   ; Missing drive strength               ;
; ADC_CLK_A  ; Missing drive strength and slew rate ;
; ADC_CLK_B  ; Missing drive strength and slew rate ;
; ADC_OEB_A  ; Missing drive strength and slew rate ;
; ADC_OEB_B  ; Missing drive strength and slew rate ;
; DAC_CLK_A  ; Missing drive strength and slew rate ;
; DAC_CLK_B  ; Missing drive strength and slew rate ;
; DAC_DA[0]  ; Missing drive strength and slew rate ;
; DAC_DA[1]  ; Missing drive strength and slew rate ;
; DAC_DA[2]  ; Missing drive strength and slew rate ;
; DAC_DA[3]  ; Missing drive strength and slew rate ;
; DAC_DA[4]  ; Missing drive strength and slew rate ;
; DAC_DA[5]  ; Missing drive strength and slew rate ;
; DAC_DA[6]  ; Missing drive strength and slew rate ;
; DAC_DA[7]  ; Missing drive strength and slew rate ;
; DAC_DA[8]  ; Missing drive strength and slew rate ;
; DAC_DA[9]  ; Missing drive strength and slew rate ;
; DAC_DA[10] ; Missing drive strength and slew rate ;
; DAC_DA[11] ; Missing drive strength and slew rate ;
; DAC_DA[12] ; Missing drive strength and slew rate ;
; DAC_DA[13] ; Missing drive strength and slew rate ;
; DAC_DB[0]  ; Missing drive strength and slew rate ;
; DAC_DB[1]  ; Missing drive strength and slew rate ;
; DAC_DB[2]  ; Missing drive strength and slew rate ;
; DAC_DB[3]  ; Missing drive strength and slew rate ;
; DAC_DB[4]  ; Missing drive strength and slew rate ;
; DAC_DB[5]  ; Missing drive strength and slew rate ;
; DAC_DB[6]  ; Missing drive strength and slew rate ;
; DAC_DB[7]  ; Missing drive strength and slew rate ;
; DAC_DB[8]  ; Missing drive strength and slew rate ;
; DAC_DB[9]  ; Missing drive strength and slew rate ;
; DAC_DB[10] ; Missing drive strength and slew rate ;
; DAC_DB[11] ; Missing drive strength and slew rate ;
; DAC_DB[12] ; Missing drive strength and slew rate ;
; DAC_DB[13] ; Missing drive strength and slew rate ;
; DAC_MODE   ; Missing drive strength and slew rate ;
; DAC_WRT_A  ; Missing drive strength and slew rate ;
; DAC_WRT_B  ; Missing drive strength and slew rate ;
; I2C_SDAT   ; Missing drive strength               ;
+------------+--------------------------------------+


+----------------------------------------------+
; Incremental Compilation Preservation Summary ;
+---------------------+------------------------+
; Type                ; Value                  ;
+---------------------+------------------------+
; Placement (by node) ;                        ;
;     -- Requested    ; 0 / 7178 ( 0.00 % )    ;
;     -- Achieved     ; 0 / 7178 ( 0.00 % )    ;
;                     ;                        ;
; Routing (by net)    ;                        ;
;     -- Requested    ; 0 / 0 ( 0.00 % )       ;
;     -- Achieved     ; 0 / 0 ( 0.00 % )       ;
+---------------------+------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings                                                                                                                                             ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Partition Name                 ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents                       ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Top                            ; User-created   ; Source File       ; N/A                     ; Source File            ; N/A                          ;                                ;
; pzdyqx:nabboc                  ; Auto-generated ; Source File       ; N/A                     ; Source File            ; N/A                          ; pzdyqx:nabboc                  ;
; sld_hub:auto_hub               ; Auto-generated ; Post-Synthesis    ; N/A                     ; Post-Synthesis         ; N/A                          ; sld_hub:auto_hub               ;
; hard_block:auto_generated_inst ; Auto-generated ; Source File       ; N/A                     ; Source File            ; N/A                          ; hard_block:auto_generated_inst ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+


+------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation                                                             ;
+--------------------------------+---------+-------------------+-------------------------+-------------------+
; Partition Name                 ; # Nodes ; # Preserved Nodes ; Preservation Level Used ; Netlist Type Used ;
+--------------------------------+---------+-------------------+-------------------------+-------------------+
; Top                            ; 6820    ; 0                 ; N/A                     ; Source File       ;
; pzdyqx:nabboc                  ; 194     ; 0                 ; N/A                     ; Source File       ;
; sld_hub:auto_hub               ; 151     ; 0                 ; N/A                     ; Post-Synthesis    ;
; hard_block:auto_generated_inst ; 13      ; 0                 ; N/A                     ; Source File       ;
+--------------------------------+---------+-------------------+-------------------------+-------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in G:/FPGA/DE2_115_ADA/DE2_115_ADDA.pin.


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                                                                                                                     ;
+---------------------------------------------+-------------------------------------------------------------------------------------------------------------------------------------+
; Resource                                    ; Usage                                                                                                                               ;
+---------------------------------------------+-------------------------------------------------------------------------------------------------------------------------------------+
; Total logic elements                        ; 4,164 / 114,480 ( 4 % )                                                                                                             ;
;     -- Combinational with no register       ; 270                                                                                                                                 ;
;     -- Register only                        ; 1112                                                                                                                                ;
;     -- Combinational with a register        ; 2782                                                                                                                                ;
;                                             ;                                                                                                                                     ;
; Logic element usage by number of LUT inputs ;                                                                                                                                     ;
;     -- 4 input functions                    ; 694                                                                                                                                 ;
;     -- 3 input functions                    ; 1853                                                                                                                                ;
;     -- <=2 input functions                  ; 505                                                                                                                                 ;
;     -- Register only                        ; 1112                                                                                                                                ;
;                                             ;                                                                                                                                     ;
; Logic elements by mode                      ;                                                                                                                                     ;
;     -- normal mode                          ; 1362                                                                                                                                ;
;     -- arithmetic mode                      ; 1690                                                                                                                                ;
;                                             ;                                                                                                                                     ;
; Total registers*                            ; 3,894 / 117,053 ( 3 % )                                                                                                             ;
;     -- Dedicated logic registers            ; 3,894 / 114,480 ( 3 % )                                                                                                             ;
;     -- I/O registers                        ; 0 / 2,573 ( 0 % )                                                                                                                   ;
;                                             ;                                                                                                                                     ;
; Total LABs:  partially or completely used   ; 338 / 7,155 ( 5 % )                                                                                                                 ;
; User inserted logic elements                ; 0                                                                                                                                   ;
; Virtual pins                                ; 0                                                                                                                                   ;
; I/O pins                                    ; 74 / 529 ( 14 % )                                                                                                                   ;
;     -- Clock pins                           ; 5 / 7 ( 71 % )                                                                                                                      ;
;     -- Dedicated input pins                 ; 3 / 9 ( 33 % )                                                                                                                      ;
; Global signals                              ; 7                                                                                                                                   ;
; M9Ks                                        ; 3 / 432 ( < 1 % )                                                                                                                   ;
; Total block memory bits                     ; 10,088 / 3,981,312 ( < 1 % )                                                                                                        ;
; Total block memory implementation bits      ; 27,648 / 3,981,312 ( < 1 % )                                                                                                        ;
; Embedded Multiplier 9-bit elements          ; 4 / 532 ( < 1 % )                                                                                                                   ;
; PLLs                                        ; 1 / 4 ( 25 % )                                                                                                                      ;
; Global clocks                               ; 7 / 20 ( 35 % )                                                                                                                     ;
; JTAGs                                       ; 1 / 1 ( 100 % )                                                                                                                     ;
; CRC blocks                                  ; 0 / 1 ( 0 % )                                                                                                                       ;
; ASMI blocks                                 ; 0 / 1 ( 0 % )                                                                                                                       ;
; Impedance control blocks                    ; 0 / 4 ( 0 % )                                                                                                                       ;
; Average interconnect usage (total/H/V)      ; 1% / 0% / 1%                                                                                                                        ;
; Peak interconnect usage (total/H/V)         ; 15% / 14% / 17%                                                                                                                     ;
; Maximum fan-out node                        ; DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|_clk0~clkctrl                                                               ;
; Maximum fan-out                             ; 3773                                                                                                                                ;
; Highest non-global fan-out signal           ; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl|stall_reg~SynDup ;
; Highest non-global fan-out                  ; 500                                                                                                                                 ;
; Total fan-out                               ; 21695                                                                                                                               ;
; Average fan-out                             ; 2.70                                                                                                                                ;
+---------------------------------------------+-------------------------------------------------------------------------------------------------------------------------------------+
*  Register count does not include registers inside RAM blocks or DSP blocks.



+--------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Partition Statistics                                                                                                                            ;
+---------------------------------------------+-----------------------+------------------------+------------------------+--------------------------------+
; Statistic                                   ; Top                   ; pzdyqx:nabboc          ; sld_hub:auto_hub       ; hard_block:auto_generated_inst ;
+---------------------------------------------+-----------------------+------------------------+------------------------+--------------------------------+
; Difficulty Clustering Region                ; Low                   ; Low                    ; Low                    ; Low                            ;
;                                             ;                       ;                        ;                        ;                                ;
; Total logic elements                        ; 3898 / 114480 ( 3 % ) ; 140 / 114480 ( < 1 % ) ; 126 / 114480 ( < 1 % ) ; 0 / 114480 ( 0 % )             ;
;     -- Combinational with no register       ; 137                   ; 68                     ; 65                     ; 0                              ;
;     -- Register only                        ; 1056                  ; 20                     ; 36                     ; 0                              ;
;     -- Combinational with a register        ; 2705                  ; 52                     ; 25                     ; 0                              ;
;                                             ;                       ;                        ;                        ;                                ;
; Logic element usage by number of LUT inputs ;                       ;                        ;                        ;                                ;
;     -- 4 input functions                    ; 614                   ; 41                     ; 39                     ; 0                              ;
;     -- 3 input functions                    ; 1794                  ; 31                     ; 28                     ; 0                              ;
;     -- <=2 input functions                  ; 434                   ; 48                     ; 23                     ; 0                              ;
;     -- Register only                        ; 1056                  ; 20                     ; 36                     ; 0                              ;
;                                             ;                       ;                        ;                        ;                                ;
; Logic elements by mode                      ;                       ;                        ;                        ;                                ;
;     -- normal mode                          ; 1160                  ; 116                    ; 86                     ; 0                              ;
;     -- arithmetic mode                      ; 1682                  ; 4                      ; 4                      ; 0                              ;
;                                             ;                       ;                        ;                        ;                                ;
; Total registers                             ; 3761                  ; 72                     ; 61                     ; 0                              ;
;     -- Dedicated logic registers            ; 3761 / 114480 ( 3 % ) ; 72 / 114480 ( < 1 % )  ; 61 / 114480 ( < 1 % )  ; 0 / 114480 ( 0 % )             ;
;     -- I/O registers                        ; 0                     ; 0                      ; 0                      ; 0                              ;
;                                             ;                       ;                        ;                        ;                                ;
; Total LABs:  partially or completely used   ; 310 / 7155 ( 4 % )    ; 16 / 7155 ( < 1 % )    ; 14 / 7155 ( < 1 % )    ; 0 / 7155 ( 0 % )               ;
;                                             ;                       ;                        ;                        ;                                ;
; Virtual pins                                ; 0                     ; 0                      ; 0                      ; 0                              ;
; I/O pins                                    ; 74                    ; 0                      ; 0                      ; 0                              ;
; Embedded Multiplier 9-bit elements          ; 4 / 532 ( < 1 % )     ; 0 / 532 ( 0 % )        ; 0 / 532 ( 0 % )        ; 0 / 532 ( 0 % )                ;
; Total memory bits                           ; 10088                 ; 0                      ; 0                      ; 0                              ;
; Total RAM block bits                        ; 27648                 ; 0                      ; 0                      ; 0                              ;
; JTAG                                        ; 1 / 1 ( 100 % )       ; 0 / 1 ( 0 % )          ; 0 / 1 ( 0 % )          ; 0 / 1 ( 0 % )                  ;
; PLL                                         ; 0 / 4 ( 0 % )         ; 0 / 4 ( 0 % )          ; 0 / 4 ( 0 % )          ; 1 / 4 ( 25 % )                 ;
; M9K                                         ; 3 / 432 ( < 1 % )     ; 0 / 432 ( 0 % )        ; 0 / 432 ( 0 % )        ; 0 / 432 ( 0 % )                ;
; Clock control block                         ; 3 / 24 ( 12 % )       ; 2 / 24 ( 8 % )         ; 0 / 24 ( 0 % )         ; 2 / 24 ( 8 % )                 ;
;                                             ;                       ;                        ;                        ;                                ;
; Connections                                 ;                       ;                        ;                        ;                                ;
;     -- Input Connections                    ; 3824                  ; 64                     ; 95                     ; 1                              ;
;     -- Registered Input Connections         ; 3767                  ; 38                     ; 70                     ; 0                              ;
;     -- Output Connections                   ; 144                   ; 50                     ; 15                     ; 3775                           ;
;     -- Registered Output Connections        ; 0                     ; 49                     ; 14                     ; 0                              ;
;                                             ;                       ;                        ;                        ;                                ;
; Internal Connections                        ;                       ;                        ;                        ;                                ;
;     -- Total Connections                    ; 20920                 ; 606                    ; 522                    ; 3784                           ;
;     -- Registered Connections               ; 15134                 ; 356                    ; 344                    ; 0                              ;
;                                             ;                       ;                        ;                        ;                                ;
; External Connections                        ;                       ;                        ;                        ;                                ;
;     -- Top                                  ; 2                     ; 97                     ; 93                     ; 3776                           ;
;     -- pzdyqx:nabboc                        ; 97                    ; 0                      ; 17                     ; 0                              ;
;     -- sld_hub:auto_hub                     ; 93                    ; 17                     ; 0                      ; 0                              ;
;     -- hard_block:auto_generated_inst       ; 3776                  ; 0                      ; 0                      ; 0                              ;
;                                             ;                       ;                        ;                        ;                                ;
; Partition Interface                         ;                       ;                        ;                        ;                                ;
;     -- Input Ports                          ; 39                    ; 10                     ; 14                     ; 1                              ;
;     -- Output Ports                         ; 39                    ; 4                      ; 32                     ; 4                              ;
;     -- Bidir Ports                          ; 1                     ; 0                      ; 0                      ; 0                              ;
;                                             ;                       ;                        ;                        ;                                ;
; Registered Ports                            ;                       ;                        ;                        ;                                ;
;     -- Registered Input Ports               ; 0                     ; 5                      ; 4                      ; 0                              ;
;     -- Registered Output Ports              ; 0                     ; 3                      ; 22                     ; 0                              ;
;                                             ;                       ;                        ;                        ;                                ;
; Port Connectivity                           ;                       ;                        ;                        ;                                ;
;     -- Input Ports driven by GND            ; 0                     ; 0                      ; 3                      ; 0                              ;
;     -- Output Ports driven by GND           ; 0                     ; 0                      ; 0                      ; 0                              ;
;     -- Input Ports driven by VCC            ; 0                     ; 0                      ; 0                      ; 0                              ;
;     -- Output Ports driven by VCC           ; 0                     ; 0                      ; 0                      ; 0                              ;
;     -- Input Ports with no Source           ; 0                     ; 0                      ; 0                      ; 0                              ;
;     -- Output Ports with no Source          ; 0                     ; 0                      ; 0                      ; 0                              ;
;     -- Input Ports with no Fanout           ; 0                     ; 2                      ; 1                      ; 0                              ;
;     -- Output Ports with no Fanout          ; 0                     ; 0                      ; 21                     ; 2                              ;
+---------------------------------------------+-----------------------+------------------------+------------------------+--------------------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                                        ;
+--------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+
; Name         ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination Control Block ; Location assigned by ;
+--------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+
; ADC_DA[0]    ; T22   ; 5        ; 115          ; 32           ; 7            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DA[10]   ; L22   ; 6        ; 115          ; 62           ; 14           ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DA[11]   ; L21   ; 6        ; 115          ; 62           ; 7            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DA[12]   ; U26   ; 5        ; 115          ; 27           ; 7            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DA[13]   ; U25   ; 5        ; 115          ; 27           ; 0            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DA[1]    ; T21   ; 5        ; 115          ; 32           ; 0            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DA[2]    ; R23   ; 5        ; 115          ; 35           ; 14           ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DA[3]    ; R22   ; 5        ; 115          ; 36           ; 14           ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DA[4]    ; R21   ; 5        ; 115          ; 36           ; 7            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DA[5]    ; P21   ; 5        ; 115          ; 36           ; 0            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DA[6]    ; P26   ; 6        ; 115          ; 40           ; 0            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DA[7]    ; P25   ; 6        ; 115          ; 41           ; 7            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DA[8]    ; N26   ; 6        ; 115          ; 44           ; 0            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DA[9]    ; N25   ; 6        ; 115          ; 45           ; 21           ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DB[0]    ; V22   ; 5        ; 115          ; 26           ; 21           ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DB[10]   ; L28   ; 6        ; 115          ; 47           ; 14           ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DB[11]   ; L27   ; 6        ; 115          ; 48           ; 7            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DB[12]   ; J26   ; 6        ; 115          ; 51           ; 7            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DB[13]   ; J25   ; 6        ; 115          ; 51           ; 0            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DB[1]    ; U22   ; 5        ; 115          ; 26           ; 14           ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DB[2]    ; V28   ; 5        ; 115          ; 22           ; 21           ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DB[3]    ; V27   ; 5        ; 115          ; 22           ; 14           ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DB[4]    ; U28   ; 5        ; 115          ; 28           ; 0            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DB[5]    ; U27   ; 5        ; 115          ; 29           ; 7            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DB[6]    ; R28   ; 5        ; 115          ; 34           ; 21           ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DB[7]    ; R27   ; 5        ; 115          ; 34           ; 14           ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DB[8]    ; V26   ; 5        ; 115          ; 23           ; 7            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_DB[9]    ; V25   ; 5        ; 115          ; 23           ; 0            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_OTR_A    ; Y28   ; 5        ; 115          ; 37           ; 21           ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; ADC_OTR_B    ; Y27   ; 5        ; 115          ; 37           ; 14           ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; CLOCK2_50    ; AG14  ; 3        ; 58           ; 0            ; 21           ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 3.3-V LVTTL  ; --                        ; User                 ;
; CLOCK3_50    ; AG15  ; 4        ; 58           ; 0            ; 7            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 3.3-V LVTTL  ; --                        ; User                 ;
; CLOCK_50     ; Y2    ; 2        ; 0            ; 36           ; 14           ; 1                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 3.3-V LVTTL  ; --                        ; User                 ;
; OSC_SMA_ADC4 ; J27   ; 6        ; 115          ; 37           ; 0            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
; SMA_DAC4     ; J28   ; 6        ; 115          ; 37           ; 7            ; 0                     ; 0                  ; no     ; no             ; no            ; yes             ; no       ; Off          ; 2.5 V        ; --                        ; User                 ;
+--------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                                                                                                                                                                                                        ;
+------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+------+----------------------+---------------------+
; Name       ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination                       ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
+------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+------+----------------------+---------------------+
; ADC_CLK_A  ; V24   ; 5        ; 115          ; 24           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; ADC_CLK_B  ; V23   ; 5        ; 115          ; 24           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; ADC_OEB_A  ; T25   ; 5        ; 115          ; 31           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; ADC_OEB_B  ; T26   ; 5        ; 115          ; 31           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_CLK_A  ; G23   ; 6        ; 115          ; 69           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_CLK_B  ; G24   ; 6        ; 115          ; 69           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DA[0]  ; D27   ; 6        ; 115          ; 61           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DA[10] ; M27   ; 6        ; 115          ; 46           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DA[11] ; M28   ; 6        ; 115          ; 45           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DA[12] ; K21   ; 6        ; 115          ; 64           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DA[13] ; K22   ; 6        ; 115          ; 64           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DA[1]  ; D28   ; 6        ; 115          ; 60           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DA[2]  ; E27   ; 6        ; 115          ; 57           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DA[3]  ; E28   ; 6        ; 115          ; 57           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DA[4]  ; F27   ; 6        ; 115          ; 56           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DA[5]  ; F28   ; 6        ; 115          ; 56           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DA[6]  ; G27   ; 6        ; 115          ; 52           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DA[7]  ; G28   ; 6        ; 115          ; 52           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DA[8]  ; K27   ; 6        ; 115          ; 50           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DA[9]  ; K28   ; 6        ; 115          ; 49           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DB[0]  ; F24   ; 6        ; 115          ; 68           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DB[10] ; K25   ; 6        ; 115          ; 55           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DB[11] ; K26   ; 6        ; 115          ; 55           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DB[12] ; L23   ; 6        ; 115          ; 49           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DB[13] ; L24   ; 6        ; 115          ; 48           ; 0            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DB[1]  ; F25   ; 6        ; 115          ; 68           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DB[2]  ; D26   ; 6        ; 115          ; 62           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DB[3]  ; C27   ; 6        ; 115          ; 61           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DB[4]  ; F26   ; 6        ; 115          ; 59           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DB[5]  ; E26   ; 6        ; 115          ; 59           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DB[6]  ; G25   ; 6        ; 115          ; 66           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DB[7]  ; G26   ; 6        ; 115          ; 66           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DB[8]  ; H25   ; 6        ; 115          ; 58           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_DB[9]  ; H26   ; 6        ; 115          ; 58           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_MODE   ; H24   ; 6        ; 115          ; 65           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_WRT_A  ; H23   ; 6        ; 115          ; 65           ; 14           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; DAC_WRT_B  ; M25   ; 6        ; 115          ; 47           ; 21           ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 2.5 V        ; Default          ; Series 50 Ohm without Calibration ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
; I2C_SCLK   ; B7    ; 8        ; 29           ; 73           ; 7            ; no              ; no                     ; no            ; 2         ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 8mA              ; Off                               ; --                        ; no                         ; no                          ; User                 ; 0 pF ; -                    ; -                   ;
+------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+------+----------------------+---------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Bidir Pins                                                                                                                                                                                                                                                                                                                                                                                                                                    ;
+----------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+--------------------+---------------------------+----------------------+------+----------------------+---------------------+
; Name     ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Output Termination ; Termination Control Block ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
+----------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+--------------------+---------------------------+----------------------+------+----------------------+---------------------+
; I2C_SDAT ; A8    ; 8        ; 18           ; 73           ; 21           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; 2         ; yes             ; yes        ; no       ; Off          ; 3.3-V LVTTL  ; 8mA              ; Off                ; --                        ; User                 ; 0 pF ; -                    ; -                   ;
+----------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------+-----------------+------------+----------+--------------+--------------+------------------+--------------------+---------------------------+----------------------+------+----------------------+---------------------+


+------------------------------------------------------------------------------------------------------------------------------------+
; Dual Purpose and Dedicated Pins                                                                                                    ;
+----------+----------------------------------------+--------------------------+-------------------------+---------------------------+
; Location ; Pin Name                               ; Reserved As              ; User Signal Name        ; Pin Type                  ;
+----------+----------------------------------------+--------------------------+-------------------------+---------------------------+
; F4       ; DIFFIO_L5n, DATA1, ASDO                ; As input tri-stated      ; ~ALTERA_ASDO_DATA1~     ; Dual Purpose Pin          ;
; E2       ; DIFFIO_L8p, FLASH_nCE, nCSO            ; As input tri-stated      ; ~ALTERA_FLASH_nCE_nCSO~ ; Dual Purpose Pin          ;
; M6       ; nSTATUS                                ; -                        ; -                       ; Dedicated Programming Pin ;
; P3       ; DCLK                                   ; As output driving ground ; ~ALTERA_DCLK~           ; Dual Purpose Pin          ;
; N7       ; DATA0                                  ; As input tri-stated      ; ~ALTERA_DATA0~          ; Dual Purpose Pin          ;
; P4       ; nCONFIG                                ; -                        ; -                       ; Dedicated Programming Pin ;
; P7       ; TDI                                    ; -                        ; altera_reserved_tdi     ; JTAG Pin                  ;
; P5       ; TCK                                    ; -                        ; altera_reserved_tck     ; JTAG Pin                  ;
; P8       ; TMS                                    ; -                        ; altera_reserved_tms     ; JTAG Pin                  ;
; P6       ; TDO                                    ; -                        ; altera_reserved_tdo     ; JTAG Pin                  ;
; R8       ; nCE                                    ; -                        ; -                       ; Dedicated Programming Pin ;
; T22      ; DIFFIO_R29n, DEV_OE                    ; Use as regular IO        ; ADC_DA[0]               ; Dual Purpose Pin          ;
; T21      ; DIFFIO_R29p, DEV_CLRn                  ; Use as regular IO        ; ADC_DA[1]               ; Dual Purpose Pin          ;
; P24      ; CONF_DONE                              ; -                        ; -                       ; Dedicated Programming Pin ;
; N22      ; MSEL0                                  ; -                        ; -                       ; Dedicated Programming Pin ;
; P23      ; MSEL1                                  ; -                        ; -                       ; Dedicated Programming Pin ;
; M22      ; MSEL2                                  ; -                        ; -                       ; Dedicated Programming Pin ;
; P22      ; MSEL3                                  ; -                        ; -                       ; Dedicated Programming Pin ;
; P26      ; DIFFIO_R24n, INIT_DONE                 ; Use as regular IO        ; ADC_DA[6]               ; Dual Purpose Pin          ;
; P25      ; DIFFIO_R24p, CRC_ERROR                 ; Use as regular IO        ; ADC_DA[7]               ; Dual Purpose Pin          ;
; P28      ; DIFFIO_R23n, nCEO                      ; Use as programming pin   ; ~ALTERA_nCEO~           ; Dual Purpose Pin          ;
; G28      ; DIFFIO_R15n, nWE                       ; Use as regular IO        ; DAC_DA[7]               ; Dual Purpose Pin          ;
; G27      ; DIFFIO_R15p, nOE                       ; Use as regular IO        ; DAC_DA[6]               ; Dual Purpose Pin          ;
; F28      ; DIFFIO_R13n, nAVD                      ; Use as regular IO        ; DAC_DA[5]               ; Dual Purpose Pin          ;
; F27      ; DIFFIO_R13n, nAVD                      ; -                        ; DAC_DA[4]               ; Dual Purpose Pin          ;
; E28      ; DIFFIO_R12n, PADD23                    ; Use as regular IO        ; DAC_DA[3]               ; Dual Purpose Pin          ;
; D28      ; DIFFIO_R9n, PADD22                     ; Use as regular IO        ; DAC_DA[1]               ; Dual Purpose Pin          ;
; D27      ; DIFFIO_R9p, PADD21                     ; Use as regular IO        ; DAC_DA[0]               ; Dual Purpose Pin          ;
; C27      ; DIFFIO_R8n, PADD20, DQS2R/CQ3R,CDPCLK5 ; Use as regular IO        ; DAC_DB[3]               ; Dual Purpose Pin          ;
; B7       ; DIFFIO_T18p, DATA5                     ; Use as regular IO        ; I2C_SCLK                ; Dual Purpose Pin          ;
; A8       ; DIFFIO_T11n, DATA9                     ; Use as regular IO        ; I2C_SDAT                ; Dual Purpose Pin          ;
+----------+----------------------------------------+--------------------------+-------------------------+---------------------------+


+------------------------------------------------------------+
; I/O Bank Usage                                             ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage            ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1        ; 4 / 56 ( 7 % )   ; 2.5V          ; --           ;
; 2        ; 1 / 63 ( 2 % )   ; 3.3V          ; --           ;
; 3        ; 1 / 73 ( 1 % )   ; 3.3V          ; --           ;
; 4        ; 1 / 71 ( 1 % )   ; 3.3V          ; --           ;
; 5        ; 24 / 65 ( 37 % ) ; 2.5V          ; --           ;
; 6        ; 46 / 58 ( 79 % ) ; 2.5V          ; --           ;
; 7        ; 0 / 72 ( 0 % )   ; 2.5V          ; --           ;
; 8        ; 2 / 71 ( 3 % )   ; 3.3V          ; --           ;
+----------+------------------+---------------+--------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins                                                                                                                                                                        ;
+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage                                            ; Dir.   ; I/O Standard ; Voltage ; I/O Type   ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; A2       ;            ; 8        ; VCCIO8                                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; A3       ; 535        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A4       ; 532        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A5       ;            ; 8        ; VCCIO8                                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; A6       ; 504        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A7       ; 501        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A8       ; 517        ; 8        ; I2C_SDAT                                                  ; bidir  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
; A9       ;            ; 8        ; VCCIO8                                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; A10      ; 491        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A11      ; 487        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A12      ; 482        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A13      ;            ; 8        ; VCCIO8                                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; A14      ; 472        ; 8        ; GND+                                                      ;        ;              ;         ; Column I/O ;                 ; --       ; --           ;
; A15      ; 470        ; 7        ; GND+                                                      ;        ;              ;         ; Column I/O ;                 ; --       ; --           ;
; A16      ;            ; 7        ; VCCIO7                                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; A17      ; 462        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A18      ; 442        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A19      ; 440        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A20      ;            ; 7        ; VCCIO7                                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; A21      ; 425        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A22      ; 423        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A23      ; 412        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A24      ;            ; 7        ; VCCIO7                                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; A25      ; 405        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A26      ; 404        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; A27      ;            ; 7        ; VCCIO7                                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; AA1      ;            ; 2        ; VCCIO2                                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AA2      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AA3      ; 102        ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; AA4      ; 101        ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; AA5      ; 119        ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; AA6      ; 118        ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; AA7      ; 120        ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; AA8      ; 154        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; AA9      ;            ;          ; GNDA1                                                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AA10     ; 155        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
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; AC10     ; 174        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
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; AG3      ; 133        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; AG4      ; 141        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; AG5      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AG6      ; 145        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; AG7      ; 150        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; AG8      ; 156        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
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; AG10     ; 167        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
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; AG14     ; 199        ; 3        ; CLOCK2_50                                                 ; input  ; 3.3-V LVTTL  ;         ; Column I/O ; Y               ; no       ; Off          ;
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; AG17     ; 207        ; 4        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
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; AG25     ; 245        ; 4        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
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; AG28     ;            ; 5        ; VCCIO5                                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
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; AH6      ; 146        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
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; J14      ; 481        ; 8        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; J15      ; 465        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; J16      ; 458        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; J17      ; 450        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; J18      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; J19      ; 447        ; 7        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; J20      ;            ;          ; VCCD_PLL2                                                 ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; J21      ;            ; --       ; VCCA2                                                     ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; J22      ; 394        ; 6        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
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; J24      ; 386        ; 6        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; J25      ; 365        ; 6        ; ADC_DB[13]                                                ; input  ; 2.5 V        ;         ; Row I/O    ; Y               ; no       ; Off          ;
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; K21      ; 389        ; 6        ; DAC_DA[12]                                                ; output ; 2.5 V        ;         ; Row I/O    ; Y               ; no       ; Off          ;
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; N2       ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N3       ; 45         ; 1        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; N4       ; 44         ; 1        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; N5       ;            ; 1        ; VCCIO1                                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; N6       ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N7       ; 56         ; 1        ; ~ALTERA_DATA0~ / RESERVED_INPUT_WITH_WEAK_PULLUP          ; input  ; 2.5 V        ;         ; Row I/O    ; N               ; no       ; On           ;
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; N10      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
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; N12      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
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; N14      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
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; N16      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
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; N20      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
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; N23      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N24      ;            ; 6        ; VCCIO6                                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
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; N28      ;            ; 6        ; VCCIO6                                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; P1       ; 53         ; 1        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; P2       ; 52         ; 1        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; P3       ; 55         ; 1        ; ~ALTERA_DCLK~                                             ; output ; 2.5 V        ;         ; Row I/O    ; N               ; no       ; On           ;
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; P5       ; 59         ; 1        ; altera_reserved_tck                                       ; input  ; 2.5 V        ;         ; --         ; N               ; no       ; Off          ;
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; P8       ; 60         ; 1        ; altera_reserved_tms                                       ; input  ; 2.5 V        ;         ; --         ; N               ; no       ; Off          ;
; P9       ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
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; P11      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; P12      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; P13      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; P14      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; P15      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
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; P17      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; P18      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; P19      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; P20      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
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; P23      ; 341        ; 6        ; ^MSEL1                                                    ;        ;              ;         ; --         ;                 ; --       ; --           ;
; P24      ; 339        ; 6        ; ^CONF_DONE                                                ;        ;              ;         ; --         ;                 ; --       ; --           ;
; P25      ; 346        ; 6        ; ADC_DA[7]                                                 ; input  ; 2.5 V        ;         ; Row I/O    ; Y               ; no       ; Off          ;
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; T16      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; T17      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; T18      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; T19      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; T20      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; T21      ; 325        ; 5        ; ADC_DA[1]                                                 ; input  ; 2.5 V        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T22      ; 324        ; 5        ; ADC_DA[0]                                                 ; input  ; 2.5 V        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T23      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; T24      ;            ; 5        ; VCCIO5                                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; T25      ; 323        ; 5        ; ADC_OEB_A                                                 ; output ; 2.5 V        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T26      ; 322        ; 5        ; ADC_OEB_B                                                 ; output ; 2.5 V        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T27      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; T28      ;            ; 5        ; VCCIO5                                                    ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; U1       ; 80         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; U2       ; 79         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
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; U12      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; U13      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; U14      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
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; U16      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; U17      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; U18      ;            ;          ; VCCINT                                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; U19      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
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; U21      ; 319        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
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; U28      ; 317        ; 5        ; ADC_DB[4]                                                 ; input  ; 2.5 V        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V1       ; 84         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
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; Y1       ; 66         ; 2        ; GND+                                                      ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; Y2       ; 65         ; 2        ; CLOCK_50                                                  ; input  ; 3.3-V LVTTL  ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y3       ; 92         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y4       ; 91         ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y5       ; 114        ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y6       ; 113        ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y7       ; 117        ; 2        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y8       ;            ; --       ; VCCA1                                                     ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; Y9       ;            ;          ; VCCD_PLL1                                                 ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; Y10      ; 140        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; Y11      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; Y12      ; 187        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; Y13      ; 189        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; Y14      ; 197        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; Y15      ; 198        ; 3        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; Y16      ; 250        ; 4        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; Y17      ; 249        ; 4        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; Y18      ;            ;          ; GND                                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; Y19      ; 263        ; 4        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Column I/O ;                 ; no       ; On           ;
; Y20      ;            ;          ; VCCD_PLL4                                                 ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; Y21      ;            ; --       ; VCCA4                                                     ; power  ;              ; 2.5V    ; --         ;                 ; --       ; --           ;
; Y22      ; 320        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y23      ; 288        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y24      ; 287        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y25      ; 298        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y26      ; 297        ; 5        ; RESERVED_INPUT_WITH_WEAK_PULLUP                           ;        ;              ;         ; Row I/O    ;                 ; no       ; On           ;
; Y27      ; 336        ; 5        ; ADC_OTR_B                                                 ; input  ; 2.5 V        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y28      ; 335        ; 5        ; ADC_OTR_A                                                 ; input  ; 2.5 V        ;         ; Row I/O    ; Y               ; no       ; Off          ;
+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.


+---------------------------------------------------------------------------------------------+
; PLL Summary                                                                                 ;
+-------------------------------+-------------------------------------------------------------+
; Name                          ; DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|pll ;
+-------------------------------+-------------------------------------------------------------+
; SDC pin name                  ; U1|pll_100|altpll_component|pll                             ;
; PLL mode                      ; Normal                                                      ;
; Compensate clock              ; clock0                                                      ;
; Compensated input/output pins ; --                                                          ;
; Switchover type               ; --                                                          ;
; Input frequency 0             ; 50.0 MHz                                                    ;
; Input frequency 1             ; --                                                          ;
; Nominal PFD frequency         ; 50.0 MHz                                                    ;
; Nominal VCO frequency         ; 500.0 MHz                                                   ;
; VCO post scale                ; 2                                                           ;
; VCO frequency control         ; Auto                                                        ;
; VCO phase shift step          ; 250 ps                                                      ;
; VCO multiply                  ; --                                                          ;
; VCO divide                    ; --                                                          ;
; Freq min lock                 ; 30.0 MHz                                                    ;
; Freq max lock                 ; 65.02 MHz                                                   ;
; M VCO Tap                     ; 0                                                           ;
; M Initial                     ; 1                                                           ;
; M value                       ; 10                                                          ;
; N value                       ; 1                                                           ;
; Charge pump current           ; setting 1                                                   ;
; Loop filter resistance        ; setting 27                                                  ;
; Loop filter capacitance       ; setting 0                                                   ;
; Bandwidth                     ; 1.03 MHz to 1.97 MHz                                        ;
; Bandwidth type                ; Medium                                                      ;
; Real time reconfigurable      ; Off                                                         ;
; Scan chain MIF file           ; --                                                          ;
; Preserve PLL counter order    ; Off                                                         ;
; PLL location                  ; PLL_1                                                       ;
; Inclk0 signal                 ; CLOCK_50                                                    ;
; Inclk1 signal                 ; --                                                          ;
; Inclk0 signal type            ; Dedicated Pin                                               ;
; Inclk1 signal type            ; --                                                          ;
+-------------------------------+-------------------------------------------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; PLL Usage                                                                                                                                                                                                                                                                      ;
+---------------------------------------------------------------+--------------+------+-----+------------------+-------------+------------------+------------+---------+---------------+------------+---------------+---------+---------+----------------------------------------+
; Name                                                          ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift ; Phase Shift Step ; Duty Cycle ; Counter ; Counter Value ; High / Low ; Cascade Input ; Initial ; VCO Tap ; SDC Pin Name                           ;
+---------------------------------------------------------------+--------------+------+-----+------------------+-------------+------------------+------------+---------+---------------+------------+---------------+---------+---------+----------------------------------------+
; DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|_clk0 ; clock0       ; 5    ; 2   ; 125.0 MHz        ; 0 (0 ps)    ; 11.25 (250 ps)   ; 50/50      ; C0      ; 4             ; 2/2 Even   ; --            ; 1       ; 0       ; U1|pll_100|altpll_component|pll|clk[0] ;
; DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|_clk1 ; clock1       ; 5    ; 4   ; 62.5 MHz         ; 0 (0 ps)    ; 5.63 (250 ps)    ; 50/50      ; C1      ; 8             ; 4/4 Even   ; --            ; 1       ; 0       ; U1|pll_100|altpll_component|pll|clk[1] ;
+---------------------------------------------------------------+--------------+------+-----+------------------+-------------+------------------+------------+---------+---------------+------------+---------------+---------+---------+----------------------------------------+


+-------------------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO                                      ;
+----------------------------------+-------+------------------------------------+
; I/O Standard                     ; Load  ; Termination Resistance             ;
+----------------------------------+-------+------------------------------------+
; 3.0-V LVTTL                      ; 0 pF  ; Not Available                      ;
; 3.3-V LVTTL                      ; 0 pF  ; Not Available                      ;
; 3.0-V LVCMOS                     ; 0 pF  ; Not Available                      ;
; 3.3-V LVCMOS                     ; 0 pF  ; Not Available                      ;
; 3.0-V PCI                        ; 10 pF ; Not Available                      ;
; 3.0-V PCI-X                      ; 10 pF ; Not Available                      ;
; 2.5 V                            ; 0 pF  ; Not Available                      ;
; 1.8 V                            ; 0 pF  ; Not Available                      ;
; 1.5 V                            ; 0 pF  ; Not Available                      ;
; 1.2 V                            ; 0 pF  ; Not Available                      ;
; SSTL-2 Class I                   ; 0 pF  ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential 2.5-V SSTL Class I  ; 0 pF  ; (See SSTL-2)                       ;
; SSTL-2 Class II                  ; 0 pF  ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential 2.5-V SSTL Class II ; 0 pF  ; (See SSTL-2 Class II)              ;
; SSTL-18 Class I                  ; 0 pF  ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential 1.8-V SSTL Class I  ; 0 pF  ; (See 1.8-V SSTL Class I)           ;
; SSTL-18 Class II                 ; 0 pF  ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential 1.8-V SSTL Class II ; 0 pF  ; (See 1.8-V SSTL Class II)          ;
; 1.8-V HSTL Class I               ; 0 pF  ; 50 Ohm (Parallel)                  ;
; Differential 1.8-V HSTL Class I  ; 0 pF  ; (See 1.8-V HSTL Class I)           ;
; 1.8-V HSTL Class II              ; 0 pF  ; 25 Ohm (Parallel)                  ;
; Differential 1.8-V HSTL Class II ; 0 pF  ; (See 1.8-V HSTL Class II)          ;
; 1.5-V HSTL Class I               ; 0 pF  ; 50 Ohm (Parallel)                  ;
; Differential 1.5-V HSTL Class I  ; 0 pF  ; (See 1.5-V HSTL Class I)           ;
; 1.5-V HSTL Class II              ; 0 pF  ; 25 Ohm (Parallel)                  ;
; Differential 1.5-V HSTL Class II ; 0 pF  ; (See 1.5-V HSTL Class II)          ;
; 1.2-V HSTL Class I               ; 0 pF  ; Not Available                      ;
; Differential 1.2-V HSTL Class I  ; 0 pF  ; Not Available                      ;
; 1.2-V HSTL Class II              ; 0 pF  ; Not Available                      ;
; Differential 1.2-V HSTL Class II ; 0 pF  ; Not Available                      ;
; Differential LVPECL              ; 0 pF  ; 100 Ohm (Differential)             ;
; LVDS                             ; 0 pF  ; 100 Ohm (Differential)             ;
; LVDS_E_3R                        ; 0 pF  ; Not Available                      ;
; RSDS                             ; 0 pF  ; 100 Ohm (Differential)             ;
; RSDS_E_1R                        ; 0 pF  ; Not Available                      ;
; RSDS_E_3R                        ; 0 pF  ; Not Available                      ;
; mini-LVDS                        ; 0 pF  ; 100 Ohm (Differential)             ;
; mini-LVDS_E_3R                   ; 0 pF  ; Not Available                      ;
; PPDS                             ; 0 pF  ; Not Available                      ;
; PPDS_E_3R                        ; 0 pF  ; Not Available                      ;
; Bus LVDS                         ; 0 pF  ; Not Available                      ;
+----------------------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                                                                                                                                                                                                                                                                                                                                                                                                                                                           ;
+--------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node                                               ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M9Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name                                                                                                                                                                                                                   ; Library Name ;
+--------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
; |DE2_115_ADDA                                                            ; 4164 (2)    ; 3894 (0)                  ; 0 (0)         ; 10088       ; 3    ; 4            ; 0       ; 2         ; 74   ; 0            ; 270 (2)      ; 1112 (0)          ; 2782 (0)         ; |DE2_115_ADDA                                                                                                                                                                                                                         ;              ;
;    |DE2_115_ADDA_TOP:U1|                                                 ; 3896 (0)    ; 3761 (0)                  ; 0 (0)         ; 10088       ; 3    ; 4            ; 0       ; 2         ; 0    ; 0            ; 135 (0)      ; 1056 (0)          ; 2705 (0)         ; |DE2_115_ADDA|DE2_115_ADDA_TOP:U1                                                                                                                                                                                                     ;              ;
;       |filter:filt|                                                      ; 3618 (0)    ; 3514 (0)                  ; 0 (0)         ; 104         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 104 (0)      ; 906 (0)           ; 2608 (0)         ; |DE2_115_ADDA|DE2_115_ADDA_TOP:U1|filter:filt                                                                                                                                                                                         ;              ;
;          |filter_ast:filter_ast_inst|                                    ; 3618 (0)    ; 3514 (0)                  ; 0 (0)         ; 104         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 104 (0)      ; 906 (0)           ; 2608 (0)         ; |DE2_115_ADDA|DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst                                                                                                                                                              ;              ;
;             |auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl|    ; 8 (8)       ; 8 (8)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 5 (5)             ; 3 (3)            ; |DE2_115_ADDA|DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl                                                                                                      ;              ;
;             |auk_dspip_avalon_streaming_sink_fir_101:sink|               ; 49 (29)     ; 31 (15)                   ; 0 (0)         ; 104         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 5 (1)        ; 13 (13)           ; 31 (14)          ; |DE2_115_ADDA|DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_sink_fir_101:sink                                                                                                                 ;              ;
;                |scfifo:\normal_fifo:fifo_eab_on:in_fifo|                 ; 21 (0)      ; 16 (0)                    ; 0 (0)         ; 104         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 4 (0)        ; 0 (0)             ; 17 (0)           ; |DE2_115_ADDA|DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_sink_fir_101:sink|scfifo:\normal_fifo:fifo_eab_on:in_fifo                                                                         ;              ;
;                   |scfifo_dhh1:auto_generated|                           ; 21 (2)      ; 16 (1)                    ; 0 (0)         ; 104         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 4 (0)        ; 0 (0)             ; 17 (2)           ; |DE2_115_ADDA|DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_sink_fir_101:sink|scfifo:\normal_fifo:fifo_eab_on:in_fifo|scfifo_dhh1:auto_generated                                              ;              ;
;                      |a_dpfifo_6s81:dpfifo|                              ; 19 (11)     ; 15 (7)                    ; 0 (0)         ; 104         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 4 (4)        ; 0 (0)             ; 15 (7)           ; |DE2_115_ADDA|DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_sink_fir_101:sink|scfifo:\normal_fifo:fifo_eab_on:in_fifo|scfifo_dhh1:auto_generated|a_dpfifo_6s81:dpfifo                         ;              ;
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;          |PZMU7345:HHRH5434|                                             ; 25 (25)     ; 13 (13)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 12 (12)      ; 11 (11)           ; 2 (2)            ; |DE2_115_ADDA|pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|PZMU7345:HHRH5434                                                                                                                                                            ;              ;
;          |VELJ8121:JDCF0099|                                             ; 27 (27)     ; 9 (9)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 18 (18)      ; 4 (4)             ; 5 (5)            ; |DE2_115_ADDA|pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|VELJ8121:JDCF0099                                                                                                                                                            ;              ;
;    |sld_hub:auto_hub|                                                    ; 126 (70)    ; 61 (33)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 65 (37)      ; 36 (20)           ; 25 (17)          ; |DE2_115_ADDA|sld_hub:auto_hub                                                                                                                                                                                                        ;              ;
;       |sld_rom_sr:hub_info_reg|                                          ; 22 (22)     ; 9 (9)                     ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 12 (12)      ; 2 (2)             ; 8 (8)            ; |DE2_115_ADDA|sld_hub:auto_hub|sld_rom_sr:hub_info_reg                                                                                                                                                                                ;              ;
;       |sld_shadow_jsm:shadow_jsm|                                        ; 35 (35)     ; 19 (19)                   ; 0 (0)         ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 16 (16)      ; 14 (14)           ; 5 (5)            ; |DE2_115_ADDA|sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm                                                                                                                                                                              ;              ;
+--------------------------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+----------------------------------------------------------------------------------------------+
; Delay Chain Summary                                                                          ;
+--------------+----------+---------------+---------------+-----------------------+-----+------+
; Name         ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ; TCOE ;
+--------------+----------+---------------+---------------+-----------------------+-----+------+
; CLOCK2_50    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; CLOCK3_50    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; I2C_SCLK     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; ADC_CLK_A    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; ADC_CLK_B    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DA[0]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DA[1]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DA[2]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DA[3]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DA[4]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DA[5]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DA[6]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DA[7]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DA[8]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DA[9]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DA[10]   ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DA[11]   ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DA[12]   ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DA[13]   ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DB[0]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DB[1]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DB[2]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DB[3]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DB[4]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DB[5]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DB[6]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DB[7]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DB[8]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DB[9]    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DB[10]   ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DB[11]   ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DB[12]   ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_DB[13]   ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_OEB_A    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; ADC_OEB_B    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; ADC_OTR_A    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; ADC_OTR_B    ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; DAC_CLK_A    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_CLK_B    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DA[0]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DA[1]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DA[2]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DA[3]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DA[4]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DA[5]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DA[6]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DA[7]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DA[8]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DA[9]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DA[10]   ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DA[11]   ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DA[12]   ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DA[13]   ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DB[0]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DB[1]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DB[2]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DB[3]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DB[4]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DB[5]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DB[6]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DB[7]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DB[8]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DB[9]    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DB[10]   ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DB[11]   ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DB[12]   ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_DB[13]   ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_MODE     ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_WRT_A    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; DAC_WRT_B    ; Output   ; --            ; --            ; --                    ; --  ; --   ;
; OSC_SMA_ADC4 ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; SMA_DAC4     ; Input    ; --            ; --            ; --                    ; --  ; --   ;
; I2C_SDAT     ; Bidir    ; --            ; --            ; --                    ; --  ; --   ;
; CLOCK_50     ; Input    ; --            ; --            ; --                    ; --  ; --   ;
+--------------+----------+---------------+---------------+-----------------------+-----+------+


+---------------------------------------------------+
; Pad To Core Delay Chain Fanout                    ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; CLOCK2_50           ;                   ;         ;
; CLOCK3_50           ;                   ;         ;
; ADC_DA[0]           ;                   ;         ;
; ADC_DA[1]           ;                   ;         ;
; ADC_DA[2]           ;                   ;         ;
; ADC_DA[3]           ;                   ;         ;
; ADC_DA[4]           ;                   ;         ;
; ADC_DA[5]           ;                   ;         ;
; ADC_DA[6]           ;                   ;         ;
; ADC_DA[7]           ;                   ;         ;
; ADC_DA[8]           ;                   ;         ;
; ADC_DA[9]           ;                   ;         ;
; ADC_DA[10]          ;                   ;         ;
; ADC_DA[11]          ;                   ;         ;
; ADC_DA[12]          ;                   ;         ;
; ADC_DA[13]          ;                   ;         ;
; ADC_DB[0]           ;                   ;         ;
; ADC_DB[1]           ;                   ;         ;
; ADC_DB[2]           ;                   ;         ;
; ADC_DB[3]           ;                   ;         ;
; ADC_DB[4]           ;                   ;         ;
; ADC_DB[5]           ;                   ;         ;
; ADC_DB[6]           ;                   ;         ;
; ADC_DB[7]           ;                   ;         ;
; ADC_DB[8]           ;                   ;         ;
; ADC_DB[9]           ;                   ;         ;
; ADC_DB[10]          ;                   ;         ;
; ADC_DB[11]          ;                   ;         ;
; ADC_DB[12]          ;                   ;         ;
; ADC_DB[13]          ;                   ;         ;
; ADC_OTR_A           ;                   ;         ;
; ADC_OTR_B           ;                   ;         ;
; OSC_SMA_ADC4        ;                   ;         ;
; SMA_DAC4            ;                   ;         ;
; I2C_SDAT            ;                   ;         ;
; CLOCK_50            ;                   ;         ;
+---------------------+-------------------+---------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                                                                                                                                                                                                                                      ;
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+----------------------------+--------+----------------------+------------------+---------------------------+
; Name                                                                                                                                                                                                      ; Location           ; Fan-Out ; Usage                      ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+----------------------------+--------+----------------------+------------------+---------------------------+
; CLOCK_50                                                                                                                                                                                                  ; PIN_Y2             ; 1       ; Clock                      ; no     ; --                   ; --               ; --                        ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl|stall_reg                                                                              ; FF_X66_Y32_N29     ; 446     ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl|stall_reg~SynDup                                                                       ; FF_X66_Y32_N23     ; 500     ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl|stall_reg~SynDup_1                                                                     ; FF_X66_Y32_N17     ; 500     ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl|stall_reg~SynDup_2                                                                     ; FF_X66_Y32_N19     ; 500     ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl|stall_reg~SynDup_3                                                                     ; FF_X66_Y32_N13     ; 500     ; Clock enable, Sync. clear  ; no     ; --                   ; --               ; --                        ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl|stall_reg~SynDup_4                                                                     ; FF_X66_Y32_N5      ; 500     ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl|stall_reg~SynDup_5                                                                     ; FF_X66_Y32_N31     ; 500     ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_sink_fir_101:sink|data_take                                                                                         ; LCCOMB_X65_Y36_N18 ; 13      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_sink_fir_101:sink|scfifo:\normal_fifo:fifo_eab_on:in_fifo|scfifo_dhh1:auto_generated|a_dpfifo_6s81:dpfifo|_~3       ; LCCOMB_X65_Y36_N10 ; 3       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_sink_fir_101:sink|scfifo:\normal_fifo:fifo_eab_on:in_fifo|scfifo_dhh1:auto_generated|a_dpfifo_6s81:dpfifo|_~4       ; LCCOMB_X65_Y36_N0  ; 2       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_sink_fir_101:sink|scfifo:\normal_fifo:fifo_eab_on:in_fifo|scfifo_dhh1:auto_generated|a_dpfifo_6s81:dpfifo|empty_dff ; FF_X66_Y32_N15     ; 14      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_sink_fir_101:sink|sink_state.run1                                                                                   ; FF_X65_Y36_N27     ; 13      ; Clock enable, Write enable ; no     ; --                   ; --               ; --                        ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_source_fir_101:source|Mux1~0                                                                                        ; LCCOMB_X69_Y40_N26 ; 13      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_source_fir_101:source|stall_controller_comb~0                                                                       ; LCCOMB_X65_Y36_N14 ; 14      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|_clk0                                                                                                                                             ; PLL_1              ; 3772    ; Clock                      ; yes    ; Global Clock         ; GCLK3            ; --                        ;
; altera_internal_jtag~CLKDRUSER                                                                                                                                                                            ; JTAG_X1_Y37_N0     ; 23      ; Clock                      ; yes    ; Global Clock         ; GCLK1            ; --                        ;
; altera_internal_jtag~SHIFTUSER                                                                                                                                                                            ; JTAG_X1_Y37_N0     ; 18      ; Sync. load                 ; no     ; --                   ; --               ; --                        ;
; altera_internal_jtag~TCKUTAP                                                                                                                                                                              ; JTAG_X1_Y37_N0     ; 61      ; Clock                      ; yes    ; Global Clock         ; GCLK2            ; --                        ;
; altera_internal_jtag~TMSUTAP                                                                                                                                                                              ; JTAG_X1_Y37_N0     ; 23      ; Sync. clear                ; no     ; --                   ; --               ; --                        ;
; altera_internal_jtag~UPDATEUSER                                                                                                                                                                           ; JTAG_X1_Y37_N0     ; 5       ; Async. clear, Clock        ; yes    ; Global Clock         ; GCLK0            ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|IIEL2272_2                                                                                                                                                     ; FF_X18_Y38_N3      ; 2       ; Async. clear               ; no     ; --                   ; --               ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|CJQJ5354:AJQA6937|LAFY5161[0]                                                                    ; FF_X61_Y18_N1      ; 19      ; Sync. clear                ; no     ; --                   ; --               ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|EPEO2888_0                                                                                       ; FF_X70_Y10_N19     ; 2       ; Clock                      ; no     ; --                   ; --               ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|EPEO2888_1                                                                                       ; FF_X70_Y10_N25     ; 2       ; Clock                      ; no     ; --                   ; --               ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|EPEO2888_2                                                                                       ; FF_X70_Y8_N3       ; 2       ; Clock                      ; no     ; --                   ; --               ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|EPEO2888_3                                                                                       ; FF_X70_Y8_N1       ; 2       ; Clock                      ; no     ; --                   ; --               ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|EPEO2888_4                                                                                       ; FF_X69_Y7_N3       ; 2       ; Clock                      ; no     ; --                   ; --               ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|EPEO2888_5                                                                                       ; FF_X69_Y7_N17      ; 2       ; Clock                      ; no     ; --                   ; --               ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|EPEO2888_6                                                                                       ; FF_X68_Y6_N3       ; 2       ; Clock                      ; no     ; --                   ; --               ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|EPEO2888_7                                                                                       ; FF_X68_Y6_N25      ; 20      ; Clock                      ; yes    ; Global Clock         ; GCLK17           ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|WCRO7487_0                                                                                       ; LCCOMB_X57_Y7_N16  ; 17      ; Clock                      ; yes    ; Global Clock         ; GCLK18           ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|\IAZL1155:13:LJMV0916_1                                                                          ; LCCOMB_X70_Y10_N20 ; 2       ; Clock                      ; no     ; --                   ; --               ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|VELJ8121:JDCF0099|AJQN5180[0]~1                                                                                                                                ; LCCOMB_X20_Y40_N20 ; 5       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|VELJ8121:JDCF0099|EHEH8502                                                                                                                                     ; LCCOMB_X20_Y40_N28 ; 9       ; Async. clear               ; no     ; --                   ; --               ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|XWDE0671[0]                                                                                                                                                    ; FF_X18_Y40_N25     ; 15      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|XWDE0671[2]                                                                                                                                                    ; FF_X18_Y38_N29     ; 5       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|process_0~0                                                                                                                                                    ; LCCOMB_X18_Y40_N4  ; 4       ; Async. clear               ; no     ; --                   ; --               ; --                        ;
; sld_hub:auto_hub|clr_reg                                                                                                                                                                                  ; FF_X19_Y38_N25     ; 17      ; Async. clear               ; no     ; --                   ; --               ; --                        ;
; sld_hub:auto_hub|irf_reg[1][0]~3                                                                                                                                                                          ; LCCOMB_X21_Y38_N0  ; 4       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:auto_hub|irsr_reg[0]~4                                                                                                                                                                            ; LCCOMB_X20_Y39_N18 ; 3       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:auto_hub|node_ena[1]~reg0                                                                                                                                                                         ; FF_X24_Y38_N19     ; 6       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:auto_hub|shadow_irf_reg[1][0]~2                                                                                                                                                                   ; LCCOMB_X20_Y39_N30 ; 4       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:auto_hub|sld_rom_sr:hub_info_reg|WORD_SR[0]~13                                                                                                                                                    ; LCCOMB_X20_Y39_N6  ; 4       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:auto_hub|sld_rom_sr:hub_info_reg|word_counter[0]~10                                                                                                                                               ; LCCOMB_X20_Y39_N2  ; 5       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:auto_hub|sld_rom_sr:hub_info_reg|word_counter[0]~19                                                                                                                                               ; LCCOMB_X24_Y39_N4  ; 5       ; Sync. clear                ; no     ; --                   ; --               ; --                        ;
; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[0]                                                                                                                                                       ; FF_X19_Y39_N7      ; 15      ; Async. clear               ; no     ; --                   ; --               ; --                        ;
; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[11]                                                                                                                                                      ; FF_X18_Y39_N13     ; 12      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[3]                                                                                                                                                       ; FF_X21_Y38_N9      ; 18      ; Sync. load                 ; no     ; --                   ; --               ; --                        ;
; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[8]                                                                                                                                                       ; FF_X21_Y39_N17     ; 7       ; Async. clear               ; no     ; --                   ; --               ; --                        ;
; sld_hub:auto_hub|virtual_ir_dr_scan_proc~0                                                                                                                                                                ; LCCOMB_X20_Y39_N28 ; 3       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:auto_hub|virtual_ir_scan_reg                                                                                                                                                                      ; FF_X20_Y39_N11     ; 16      ; Async. clear, Clock enable ; no     ; --                   ; --               ; --                        ;
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+----------------------------+--------+----------------------+------------------+---------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                                                                                                                                                                                    ;
+---------------------------------------------------------------------------------------------------------------------+-------------------+---------+--------------------------------------+----------------------+------------------+---------------------------+
; Name                                                                                                                ; Location          ; Fan-Out ; Fan-Out Using Intentional Clock Skew ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+---------------------------------------------------------------------------------------------------------------------+-------------------+---------+--------------------------------------+----------------------+------------------+---------------------------+
; DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|_clk0                                                       ; PLL_1             ; 3772    ; 0                                    ; Global Clock         ; GCLK3            ; --                        ;
; DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|_clk1                                                       ; PLL_1             ; 2       ; 0                                    ; Global Clock         ; GCLK4            ; --                        ;
; altera_internal_jtag~CLKDRUSER                                                                                      ; JTAG_X1_Y37_N0    ; 23      ; 0                                    ; Global Clock         ; GCLK1            ; --                        ;
; altera_internal_jtag~TCKUTAP                                                                                        ; JTAG_X1_Y37_N0    ; 61      ; 0                                    ; Global Clock         ; GCLK2            ; --                        ;
; altera_internal_jtag~UPDATEUSER                                                                                     ; JTAG_X1_Y37_N0    ; 5       ; 0                                    ; Global Clock         ; GCLK0            ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|EPEO2888_7 ; FF_X68_Y6_N25     ; 20      ; 0                                    ; Global Clock         ; GCLK17           ; --                        ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|WCRO7487_0 ; LCCOMB_X57_Y7_N16 ; 17      ; 0                                    ; Global Clock         ; GCLK18           ; --                        ;
+---------------------------------------------------------------------------------------------------------------------+-------------------+---------+--------------------------------------+----------------------+------------------+---------------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals                                                                                                                                                                                                                     ;
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+
; Name                                                                                                                                                                                                                                      ; Fan-Out ;
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl|stall_reg~SynDup_5                                                                                                     ; 500     ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl|stall_reg~SynDup_4                                                                                                     ; 500     ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl|stall_reg~SynDup_3                                                                                                     ; 500     ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl|stall_reg~SynDup_2                                                                                                     ; 500     ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl|stall_reg~SynDup_1                                                                                                     ; 500     ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl|stall_reg~SynDup                                                                                                       ; 500     ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_controller_fir_101:intf_ctrl|stall_reg                                                                                                              ; 446     ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|PTOI8526                                                                                                                                                                                       ; 49      ;
; ~GND                                                                                                                                                                                                                                      ; 26      ;
; altera_internal_jtag~TMSUTAP                                                                                                                                                                                                              ; 23      ;
; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|CJQJ5354:AJQA6937|LAFY5161[0]                                                                                                    ; 19      ;
; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[3]                                                                                                                                                                                       ; 18      ;
; altera_internal_jtag~SHIFTUSER                                                                                                                                                                                                            ; 18      ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|filter_st:fircore|sadd_cen:U_3_sym_add|res[13]                                                                                                                                 ; 18      ;
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|filter_st:fircore|sadd_cen:U_1_sym_add|res[13]                                                                                                                                 ; 18      ;
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; sld_hub:auto_hub|irf_reg[1][0]                                                                                                                                                                                                            ; 5       ;
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; sld_hub:auto_hub|sld_rom_sr:hub_info_reg|WORD_SR[0]~13                                                                                                                                                                                    ; 4       ;
; sld_hub:auto_hub|shadow_irf_reg[1][0]~2                                                                                                                                                                                                   ; 4       ;
; sld_hub:auto_hub|irf_reg[1][0]~3                                                                                                                                                                                                          ; 4       ;
; sld_hub:auto_hub|irf_proc~0                                                                                                                                                                                                               ; 4       ;
; sld_hub:auto_hub|sld_rom_sr:hub_info_reg|word_counter[3]                                                                                                                                                                                  ; 4       ;
; sld_hub:auto_hub|sld_rom_sr:hub_info_reg|word_counter[2]                                                                                                                                                                                  ; 4       ;
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; sld_hub:auto_hub|virtual_dr_scan_reg                                                                                                                                                                                                      ; 3       ;
; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[15]                                                                                                                                                                                      ; 3       ;
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; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|filter_st:fircore|par_ctrl:Uctrl|cnt[1]                                                                                                                                        ; 3       ;
; sld_hub:auto_hub|sld_rom_sr:hub_info_reg|WORD_SR~6                                                                                                                                                                                        ; 2       ;
; sld_hub:auto_hub|reset_ena_reg_proc~0                                                                                                                                                                                                     ; 2       ;
; sld_hub:auto_hub|hub_mode_reg[2]~3                                                                                                                                                                                                        ; 2       ;
; sld_hub:auto_hub|Equal6~0                                                                                                                                                                                                                 ; 2       ;
; sld_hub:auto_hub|irsr_reg[2]~3                                                                                                                                                                                                            ; 2       ;
; sld_hub:auto_hub|jtag_ir_reg[0]                                                                                                                                                                                                           ; 2       ;
; sld_hub:auto_hub|Equal0~1                                                                                                                                                                                                                 ; 2       ;
; sld_hub:auto_hub|jtag_ir_reg[4]                                                                                                                                                                                                           ; 2       ;
; sld_hub:auto_hub|jtag_ir_reg[5]                                                                                                                                                                                                           ; 2       ;
; sld_hub:auto_hub|jtag_ir_reg[2]                                                                                                                                                                                                           ; 2       ;
; sld_hub:auto_hub|jtag_ir_reg[3]                                                                                                                                                                                                           ; 2       ;
; sld_hub:auto_hub|Equal0~0                                                                                                                                                                                                                 ; 2       ;
; sld_hub:auto_hub|jtag_ir_reg[6]                                                                                                                                                                                                           ; 2       ;
; sld_hub:auto_hub|jtag_ir_reg[7]                                                                                                                                                                                                           ; 2       ;
; sld_hub:auto_hub|jtag_ir_reg[8]                                                                                                                                                                                                           ; 2       ;
; sld_hub:auto_hub|jtag_ir_reg[9]                                                                                                                                                                                                           ; 2       ;
; sld_hub:auto_hub|hub_mode_reg[2]                                                                                                                                                                                                          ; 2       ;
; sld_hub:auto_hub|node_ena_proc~1                                                                                                                                                                                                          ; 2       ;
; sld_hub:auto_hub|hub_mode_reg[1]~0                                                                                                                                                                                                        ; 2       ;
; sld_hub:auto_hub|tdo_bypass_reg                                                                                                                                                                                                           ; 2       ;
; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[14]                                                                                                                                                                                      ; 2       ;
; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[12]                                                                                                                                                                                      ; 2       ;
; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[10]                                                                                                                                                                                      ; 2       ;
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; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|tms_cnt[1]                                                                                                                                                                                     ; 2       ;
; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|tms_cnt[2]                                                                                                                                                                                     ; 2       ;
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; DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_altqmcpipe:ux000|lpm_add_sub:acc|add_sub_v4i:auto_generated|pipeline_dffe[31]                                                                                                   ; 2       ;
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter RAM Summary                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                           ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-----------------+----------------+
; Name                                                                                                                                                                                                                               ; Type ; Mode             ; Clock Mode   ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M9Ks ; MIF             ; Location       ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-----------------+----------------+
; DE2_115_ADDA_TOP:U1|filter:filt|filter_ast:filter_ast_inst|auk_dspip_avalon_streaming_sink_fir_101:sink|scfifo:\normal_fifo:fifo_eab_on:in_fifo|scfifo_dhh1:auto_generated|a_dpfifo_6s81:dpfifo|altsyncram_qsf1:FIFOram|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Dual Clocks  ; 8            ; 15           ; 8            ; 15           ; yes                    ; no                      ; yes                    ; yes                     ; 120  ; 8                           ; 13                          ; 8                           ; 13                          ; 104                 ; 1    ; None            ; M9K_X51_Y36_N0 ;
; DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_nco_as_m_cen:ux0122|altsyncram:altsyncram_component0|altsyncram_s791:auto_generated|ALTSYNCRAM                                                                           ; AUTO ; ROM              ; Single Clock ; 256          ; 13           ; --           ; --           ; yes                    ; yes                     ; --                     ; --                      ; 3328 ; 256                         ; 13                          ; --                          ; --                          ; 3328                ; 1    ; mynco_sin_f.hex ; M9K_X37_Y37_N0 ;
; DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_nco_as_m_cen:ux0123|altsyncram:altsyncram_component0|altsyncram_n791:auto_generated|ALTSYNCRAM                                                                           ; AUTO ; ROM              ; Single Clock ; 256          ; 13           ; --           ; --           ; yes                    ; yes                     ; --                     ; --                      ; 3328 ; 256                         ; 13                          ; --                          ; --                          ; 3328                ; 1    ; mynco_cos_f.hex ; M9K_X37_Y37_N0 ;
; DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_nco_as_m_dp_cen:ux0220|altsyncram:altsyncram_component|altsyncram_4g72:auto_generated|ALTSYNCRAM                                                                         ; AUTO ; True Dual Port   ; Single Clock ; 256          ; 13           ; 256          ; 13           ; yes                    ; yes                     ; yes                    ; yes                     ; 3328 ; 256                         ; 13                          ; 256                         ; 13                          ; 3328                ; 1    ; mynco_sin_c.hex ; M9K_X37_Y36_N0 ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-----------------+----------------+
Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section.


+-----------------------------------------------------------------------------------------------+
; Fitter DSP Block Usage Summary                                                                ;
+---------------------------------------+-------------+---------------------+-------------------+
; Statistic                             ; Number Used ; Available per Block ; Maximum Available ;
+---------------------------------------+-------------+---------------------+-------------------+
; Simple Multipliers (9-bit)            ; 0           ; 2                   ; 532               ;
; Simple Multipliers (18-bit)           ; 2           ; 1                   ; 266               ;
; Embedded Multiplier Blocks            ; 2           ; --                  ; 266               ;
; Embedded Multiplier 9-bit elements    ; 4           ; 2                   ; 532               ;
; Signed Embedded Multipliers           ; 2           ; --                  ; --                ;
; Unsigned Embedded Multipliers         ; 0           ; --                  ; --                ;
; Mixed Sign Embedded Multipliers       ; 0           ; --                  ; --                ;
; Variable Sign Embedded Multipliers    ; 0           ; --                  ; --                ;
; Dedicated Input Shift Register Chains ; 0           ; --                  ; --                ;
+---------------------------------------+-------------+---------------------+-------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; DSP Block Details                                                                                                                                                                                                                                                                                                                            ;
+-----------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+
; Name                                                                                                                                          ; Mode                       ; Location           ; Sign Representation ; Has Input Shift Register Chain ; Data A Input Register ; Data B Input Register ; Pipeline Register ; Output Register ;
+-----------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+
; DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|mac_i_lpmd:m0|lmsd:m_0|lpm_mult:lpm_mult_component|mult_7ju:auto_generated|mac_out2     ; Simple Multiplier (18-bit) ; DSPOUT_X44_Y36_N2  ;                     ; No                             ;                       ;                       ;                   ; yes             ;
;    DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|mac_i_lpmd:m0|lmsd:m_0|lpm_mult:lpm_mult_component|mult_7ju:auto_generated|mac_mult1 ;                            ; DSPMULT_X44_Y36_N0 ; Signed              ;                                ; yes                   ; yes                   ; no                ;                 ;
; DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|mac_i_lpmd:m0|lmsd:m_1|lpm_mult:lpm_mult_component|mult_7ju:auto_generated|mac_out2     ; Simple Multiplier (18-bit) ; DSPOUT_X44_Y37_N2  ;                     ; No                             ;                       ;                       ;                   ; yes             ;
;    DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|mac_i_lpmd:m0|lmsd:m_1|lpm_mult:lpm_mult_component|mult_7ju:auto_generated|mac_mult1 ;                            ; DSPMULT_X44_Y37_N0 ; Signed              ;                                ; yes                   ; yes                   ; no                ;                 ;
+-----------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+


+--------------------------------------------------------+
; Interconnect Usage Summary                             ;
+----------------------------+---------------------------+
; Interconnect Resource Type ; Usage                     ;
+----------------------------+---------------------------+
; Block interconnects        ; 4,690 / 342,891 ( 1 % )   ;
; C16 interconnects          ; 33 / 10,120 ( < 1 % )     ;
; C4 interconnects           ; 2,611 / 209,544 ( 1 % )   ;
; Direct links               ; 962 / 342,891 ( < 1 % )   ;
; Global clocks              ; 7 / 20 ( 35 % )           ;
; Local interconnects        ; 972 / 119,088 ( < 1 % )   ;
; R24 interconnects          ; 49 / 9,963 ( < 1 % )      ;
; R4 interconnects           ; 2,828 / 289,782 ( < 1 % ) ;
+----------------------------+---------------------------+


+-----------------------------------------------------------------------------+
; LAB Logic Elements                                                          ;
+---------------------------------------------+-------------------------------+
; Number of Logic Elements  (Average = 12.32) ; Number of LABs  (Total = 338) ;
+---------------------------------------------+-------------------------------+
; 1                                           ; 13                            ;
; 2                                           ; 10                            ;
; 3                                           ; 3                             ;
; 4                                           ; 8                             ;
; 5                                           ; 2                             ;
; 6                                           ; 4                             ;
; 7                                           ; 2                             ;
; 8                                           ; 0                             ;
; 9                                           ; 45                            ;
; 10                                          ; 27                            ;
; 11                                          ; 16                            ;
; 12                                          ; 11                            ;
; 13                                          ; 12                            ;
; 14                                          ; 24                            ;
; 15                                          ; 9                             ;
; 16                                          ; 152                           ;
+---------------------------------------------+-------------------------------+


+--------------------------------------------------------------------+
; LAB-wide Signals                                                   ;
+------------------------------------+-------------------------------+
; LAB-wide Signals  (Average = 1.89) ; Number of LABs  (Total = 338) ;
+------------------------------------+-------------------------------+
; 1 Async. clear                     ; 10                            ;
; 1 Clock                            ; 330                           ;
; 1 Clock enable                     ; 118                           ;
; 1 Sync. clear                      ; 4                             ;
; 1 Sync. load                       ; 3                             ;
; 2 Clock enables                    ; 173                           ;
; 2 Clocks                           ; 2                             ;
+------------------------------------+-------------------------------+


+------------------------------------------------------------------------------+
; LAB Signals Sourced                                                          ;
+----------------------------------------------+-------------------------------+
; Number of Signals Sourced  (Average = 23.11) ; Number of LABs  (Total = 338) ;
+----------------------------------------------+-------------------------------+
; 0                                            ; 0                             ;
; 1                                            ; 3                             ;
; 2                                            ; 11                            ;
; 3                                            ; 0                             ;
; 4                                            ; 11                            ;
; 5                                            ; 1                             ;
; 6                                            ; 2                             ;
; 7                                            ; 0                             ;
; 8                                            ; 7                             ;
; 9                                            ; 1                             ;
; 10                                           ; 2                             ;
; 11                                           ; 2                             ;
; 12                                           ; 2                             ;
; 13                                           ; 0                             ;
; 14                                           ; 2                             ;
; 15                                           ; 1                             ;
; 16                                           ; 4                             ;
; 17                                           ; 12                            ;
; 18                                           ; 34                            ;
; 19                                           ; 8                             ;
; 20                                           ; 21                            ;
; 21                                           ; 5                             ;
; 22                                           ; 13                            ;
; 23                                           ; 4                             ;
; 24                                           ; 12                            ;
; 25                                           ; 6                             ;
; 26                                           ; 16                            ;
; 27                                           ; 13                            ;
; 28                                           ; 38                            ;
; 29                                           ; 11                            ;
; 30                                           ; 16                            ;
; 31                                           ; 12                            ;
; 32                                           ; 68                            ;
+----------------------------------------------+-------------------------------+


+----------------------------------------------------------------------------------+
; LAB Signals Sourced Out                                                          ;
+--------------------------------------------------+-------------------------------+
; Number of Signals Sourced Out  (Average = 10.68) ; Number of LABs  (Total = 338) ;
+--------------------------------------------------+-------------------------------+
; 0                                                ; 1                             ;
; 1                                                ; 22                            ;
; 2                                                ; 8                             ;
; 3                                                ; 8                             ;
; 4                                                ; 4                             ;
; 5                                                ; 6                             ;
; 6                                                ; 3                             ;
; 7                                                ; 3                             ;
; 8                                                ; 5                             ;
; 9                                                ; 56                            ;
; 10                                               ; 40                            ;
; 11                                               ; 31                            ;
; 12                                               ; 25                            ;
; 13                                               ; 15                            ;
; 14                                               ; 34                            ;
; 15                                               ; 25                            ;
; 16                                               ; 51                            ;
; 17                                               ; 1                             ;
+--------------------------------------------------+-------------------------------+


+------------------------------------------------------------------------------+
; LAB Distinct Inputs                                                          ;
+----------------------------------------------+-------------------------------+
; Number of Distinct Inputs  (Average = 14.32) ; Number of LABs  (Total = 338) ;
+----------------------------------------------+-------------------------------+
; 0                                            ; 0                             ;
; 1                                            ; 5                             ;
; 2                                            ; 10                            ;
; 3                                            ; 11                            ;
; 4                                            ; 18                            ;
; 5                                            ; 15                            ;
; 6                                            ; 51                            ;
; 7                                            ; 15                            ;
; 8                                            ; 8                             ;
; 9                                            ; 11                            ;
; 10                                           ; 5                             ;
; 11                                           ; 8                             ;
; 12                                           ; 3                             ;
; 13                                           ; 8                             ;
; 14                                           ; 0                             ;
; 15                                           ; 11                            ;
; 16                                           ; 4                             ;
; 17                                           ; 10                            ;
; 18                                           ; 3                             ;
; 19                                           ; 21                            ;
; 20                                           ; 14                            ;
; 21                                           ; 23                            ;
; 22                                           ; 6                             ;
; 23                                           ; 15                            ;
; 24                                           ; 11                            ;
; 25                                           ; 7                             ;
; 26                                           ; 4                             ;
; 27                                           ; 3                             ;
; 28                                           ; 6                             ;
; 29                                           ; 23                            ;
; 30                                           ; 3                             ;
; 31                                           ; 0                             ;
; 32                                           ; 0                             ;
; 33                                           ; 1                             ;
; 34                                           ; 0                             ;
; 35                                           ; 0                             ;
; 36                                           ; 3                             ;
+----------------------------------------------+-------------------------------+


+------------------------------------------+
; I/O Rules Summary                        ;
+----------------------------------+-------+
; I/O Rules Statistic              ; Total ;
+----------------------------------+-------+
; Total I/O Rules                  ; 30    ;
; Number of I/O Rules Passed       ; 13    ;
; Number of I/O Rules Failed       ; 0     ;
; Number of I/O Rules Unchecked    ; 0     ;
; Number of I/O Rules Inapplicable ; 17    ;
+----------------------------------+-------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; I/O Rules Details                                                                                                                                                                                                                                                                                   ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+---------------------+-------------------+
; Status       ; ID        ; Category                          ; Rule Description                                                                                     ; Severity ; Information                                                              ; Area                ; Extra Information ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+---------------------+-------------------+
; Pass         ; IO_000001 ; Capacity Checks                   ; Number of pins in an I/O bank should not exceed the number of locations available.                   ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000002 ; Capacity Checks                   ; Number of clocks in an I/O bank should not exceed the number of clocks available.                    ; Critical ; No Global Signal assignments found.                                      ; I/O                 ;                   ;
; Pass         ; IO_000003 ; Capacity Checks                   ; Number of pins in a Vrefgroup should not exceed the number of locations available.                   ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000004 ; Voltage Compatibility Checks      ; The I/O bank should support the requested VCCIO.                                                     ; Critical ; No IOBANK_VCCIO assignments found.                                       ; I/O                 ;                   ;
; Inapplicable ; IO_000005 ; Voltage Compatibility Checks      ; The I/O bank should not have competing VREF values.                                                  ; Critical ; No VREF I/O Standard assignments found.                                  ; I/O                 ;                   ;
; Pass         ; IO_000006 ; Voltage Compatibility Checks      ; The I/O bank should not have competing VCCIO values.                                                 ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Pass         ; IO_000007 ; Valid Location Checks             ; Checks for unavailable locations.                                                                    ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000008 ; Valid Location Checks             ; Checks for reserved locations.                                                                       ; Critical ; No reserved LogicLock region found.                                      ; I/O                 ;                   ;
; Pass         ; IO_000009 ; I/O Properties Checks for One I/O ; The location should support the requested I/O standard.                                              ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Pass         ; IO_000010 ; I/O Properties Checks for One I/O ; The location should support the requested I/O direction.                                             ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000011 ; I/O Properties Checks for One I/O ; The location should support the requested Current Strength.                                          ; Critical ; No Current Strength assignments found.                                   ; I/O                 ;                   ;
; Pass         ; IO_000012 ; I/O Properties Checks for One I/O ; The location should support the requested On Chip Termination value.                                 ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000013 ; I/O Properties Checks for One I/O ; The location should support the requested Bus Hold value.                                            ; Critical ; No Enable Bus-Hold Circuitry assignments found.                          ; I/O                 ;                   ;
; Inapplicable ; IO_000014 ; I/O Properties Checks for One I/O ; The location should support the requested Weak Pull Up value.                                        ; Critical ; No Weak Pull-Up Resistor assignments found.                              ; I/O                 ;                   ;
; Pass         ; IO_000015 ; I/O Properties Checks for One I/O ; The location should support the requested PCI Clamp Diode.                                           ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000018 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Current Strength.                                      ; Critical ; No Current Strength assignments found.                                   ; I/O                 ;                   ;
; Pass         ; IO_000019 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested On Chip Termination value.                             ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Pass         ; IO_000020 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested PCI Clamp Diode.                                       ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000021 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Weak Pull Up value.                                    ; Critical ; No Weak Pull-Up Resistor assignments found.                              ; I/O                 ;                   ;
; Inapplicable ; IO_000022 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Bus Hold value.                                        ; Critical ; No Enable Bus-Hold Circuitry assignments found.                          ; I/O                 ;                   ;
; Pass         ; IO_000023 ; I/O Properties Checks for One I/O ; The I/O standard should support the Open Drain value.                                                ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Pass         ; IO_000024 ; I/O Properties Checks for One I/O ; The I/O direction should support the On Chip Termination value.                                      ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000026 ; I/O Properties Checks for One I/O ; On Chip Termination and Current Strength should not be used at the same time.                        ; Critical ; No Current Strength assignments found.                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000027 ; I/O Properties Checks for One I/O ; Weak Pull Up and Bus Hold should not be used at the same time.                                       ; Critical ; No Enable Bus-Hold Circuitry or Weak Pull-Up Resistor assignments found. ; I/O                 ;                   ;
; Inapplicable ; IO_000045 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Slew Rate value.                                       ; Critical ; No Slew Rate assignments found.                                          ; I/O                 ;                   ;
; Inapplicable ; IO_000046 ; I/O Properties Checks for One I/O ; The location should support the requested Slew Rate value.                                           ; Critical ; No Slew Rate assignments found.                                          ; I/O                 ;                   ;
; Inapplicable ; IO_000047 ; I/O Properties Checks for One I/O ; On Chip Termination and Slew Rate should not be used at the same time.                               ; Critical ; No Slew Rate assignments found.                                          ; I/O                 ;                   ;
; Pass         ; IO_000033 ; Electromigration Checks           ; Current density for consecutive I/Os should not exceed 240mA for row I/Os and 240mA for column I/Os. ; Critical ; 0 such failures found.                                                   ; I/O                 ;                   ;
; Inapplicable ; IO_000034 ; SI Related Distance Checks        ; Single-ended outputs should be 5 LAB row(s) away from a differential I/O.                            ; High     ; No Differential I/O Standard assignments found.                          ; I/O                 ;                   ;
; Inapplicable ; IO_000042 ; SI Related SSO Limit Checks       ; No more than 20 outputs are allowed in a VREF group when VREF is being read from.                    ; High     ; No VREF I/O Standard assignments found.                                  ; I/O                 ;                   ;
; ----         ; ----      ; Disclaimer                        ; OCT rules are checked but not reported.                                                              ; None     ; ----                                                                     ; On Chip Termination ;                   ;
+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+---------------------+-------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; I/O Rules Matrix                                                                                                                                                                                                                                                                                                                                                                                                                                                          ;
+---------------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+
; Pin/Rules           ; IO_000001    ; IO_000002    ; IO_000003    ; IO_000004    ; IO_000005    ; IO_000006 ; IO_000007    ; IO_000008    ; IO_000009 ; IO_000010 ; IO_000011    ; IO_000012    ; IO_000013    ; IO_000014    ; IO_000015    ; IO_000018    ; IO_000019    ; IO_000020    ; IO_000021    ; IO_000022    ; IO_000023    ; IO_000024    ; IO_000026    ; IO_000027    ; IO_000045    ; IO_000046    ; IO_000047    ; IO_000033 ; IO_000034    ; IO_000042    ;
+---------------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+
; Total Pass          ; 74           ; 0            ; 74           ; 0            ; 0            ; 78        ; 74           ; 0            ; 78        ; 78        ; 0            ; 37           ; 0            ; 0            ; 36           ; 0            ; 37           ; 36           ; 0            ; 0            ; 1            ; 37           ; 0            ; 0            ; 0            ; 0            ; 0            ; 78        ; 0            ; 0            ;
; Total Unchecked     ; 0            ; 0            ; 0            ; 0            ; 0            ; 0         ; 0            ; 0            ; 0         ; 0         ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0         ; 0            ; 0            ;
; Total Inapplicable  ; 4            ; 78           ; 4            ; 78           ; 78           ; 0         ; 4            ; 78           ; 0         ; 0         ; 78           ; 41           ; 78           ; 78           ; 42           ; 78           ; 41           ; 42           ; 78           ; 78           ; 77           ; 41           ; 78           ; 78           ; 78           ; 78           ; 78           ; 0         ; 78           ; 78           ;
; Total Fail          ; 0            ; 0            ; 0            ; 0            ; 0            ; 0         ; 0            ; 0            ; 0         ; 0         ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0            ; 0         ; 0            ; 0            ;
; CLOCK2_50           ; Pass         ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass      ; Pass         ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; CLOCK3_50           ; Pass         ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass      ; Pass         ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; I2C_SCLK            ; Pass         ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass      ; Pass         ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; ADC_CLK_A           ; Pass         ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass      ; Pass         ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; ADC_CLK_B           ; Pass         ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass      ; Pass         ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; ADC_DA[0]           ; Pass         ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass      ; Pass         ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; ADC_DA[1]           ; Pass         ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass      ; Pass         ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; ADC_DA[2]           ; Pass         ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass      ; Pass         ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; ADC_DA[3]           ; Pass         ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass      ; Pass         ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; ADC_DA[4]           ; Pass         ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass      ; Pass         ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; ADC_DA[5]           ; Pass         ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass      ; Pass         ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; ADC_DA[6]           ; Pass         ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass      ; Pass         ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; ADC_DA[7]           ; Pass         ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass      ; Pass         ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; ADC_DA[8]           ; Pass         ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass      ; Pass         ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Pass         ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
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; altera_reserved_tdi ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
; altera_reserved_tdo ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ; Pass      ; Pass      ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass      ; Inapplicable ; Inapplicable ;
+---------------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+


+---------------------------------------------------------------------------------------------+
; Fitter Device Options                                                                       ;
+------------------------------------------------------------------+--------------------------+
; Option                                                           ; Setting                  ;
+------------------------------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR)                     ; Off                      ;
; Enable device-wide reset (DEV_CLRn)                              ; Off                      ;
; Enable device-wide output enable (DEV_OE)                        ; Off                      ;
; Enable INIT_DONE output                                          ; Off                      ;
; Configuration scheme                                             ; Active Serial            ;
; Error detection CRC                                              ; Off                      ;
; Enable open drain on CRC_ERROR pin                               ; Off                      ;
; Enable input tri-state on active configuration pins in user mode ; Off                      ;
; Configuration Voltage Level                                      ; Auto                     ;
; Force Configuration Voltage Level                                ; Off                      ;
; nCEO                                                             ; As output driving ground ;
; Data[0]                                                          ; As input tri-stated      ;
; Data[1]/ASDO                                                     ; As input tri-stated      ;
; Data[7..2]                                                       ; Unreserved               ;
; FLASH_nCE/nCSO                                                   ; As input tri-stated      ;
; Other Active Parallel pins                                       ; Unreserved               ;
; DCLK                                                             ; As output driving ground ;
; Base pin-out file on sameframe device                            ; Off                      ;
+------------------------------------------------------------------+--------------------------+


+------------------------------------+
; Operating Settings and Conditions  ;
+---------------------------+--------+
; Setting                   ; Value  ;
+---------------------------+--------+
; Nominal Core Voltage      ; 1.20 V ;
; Low Junction Temperature  ; 0 °C   ;
; High Junction Temperature ; 85 °C  ;
+---------------------------+--------+


+------------------------------------------------------------+
; Estimated Delay Added for Hold Timing Summary              ;
+-----------------+----------------------+-------------------+
; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ;
+-----------------+----------------------+-------------------+


+----------------------------------------------------------------------------------------------------+
; Estimated Delay Added for Hold Timing Details                                                      ;
+---------------------+----------------------------------------------------------+-------------------+
; Source Register     ; Destination Register                                     ; Delay Added in ns ;
+---------------------+----------------------------------------------------------+-------------------+
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[1]      ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[4]      ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[6]      ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[11]     ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[13]     ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|irsr_reg[4]                             ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[3]      ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|virtual_ir_scan_reg                     ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[0]      ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|irsr_reg[3]                             ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|tms_cnt[2]    ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|tms_cnt[1]    ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_rom_sr:hub_info_reg|word_counter[0] ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_rom_sr:hub_info_reg|word_counter[4] ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_rom_sr:hub_info_reg|word_counter[2] ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_rom_sr:hub_info_reg|word_counter[1] ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_rom_sr:hub_info_reg|word_counter[3] ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|tdo                                     ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[8]      ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|irf_reg[1][0]                           ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|irf_reg[1][1]                           ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|irf_reg[1][2]                           ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|irf_reg[1][3]                           ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[2]      ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[5]      ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[7]      ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[9]      ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[10]     ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[12]     ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[14]     ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|state[15]     ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|tdo_bypass_reg                          ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|irsr_reg[0]                             ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|irsr_reg[2]                             ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|irsr_reg[1]                             ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_rom_sr:hub_info_reg|WORD_SR[0]      ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|shadow_irf_reg[1][0]                    ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|hub_mode_reg[1]                         ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|shadow_irf_reg[1][1]                    ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|shadow_irf_reg[1][2]                    ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|shadow_irf_reg[1][3]                    ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|virtual_dr_scan_reg                     ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|hub_mode_reg[2]                         ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|jtag_ir_reg[1]                          ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|jtag_ir_reg[2]                          ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|jtag_ir_reg[3]                          ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|jtag_ir_reg[4]                          ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|jtag_ir_reg[5]                          ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|jtag_ir_reg[6]                          ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|jtag_ir_reg[7]                          ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|jtag_ir_reg[8]                          ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|jtag_ir_reg[9]                          ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|jtag_ir_reg[0]                          ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|hub_mode_reg[0]                         ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_rom_sr:hub_info_reg|WORD_SR[1]      ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|reset_ena_reg                           ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_shadow_jsm:shadow_jsm|tms_cnt[0]    ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_rom_sr:hub_info_reg|WORD_SR[2]      ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|sld_rom_sr:hub_info_reg|WORD_SR[3]      ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|node_ena[1]~reg0                        ; 5.007             ;
; altera_reserved_tck ; sld_hub:auto_hub|clr_reg                                 ; 5.007             ;
; altera_reserved_tck ; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|FNUJ6967      ; 0.495             ;
; altera_reserved_tck ; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|XWDE0671[3]   ; 0.495             ;
; altera_reserved_tck ; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|XWDE0671[0]   ; 0.495             ;
; altera_reserved_tck ; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|XWDE0671[2]   ; 0.495             ;
; altera_reserved_tck ; pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|XWDE0671[1]   ; 0.495             ;
+---------------------+----------------------------------------------------------+-------------------+


+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
    Info: Version 10.1 Build 197 01/19/2011 Service Pack 1 SJ Web Edition
    Info: Processing started: Fri Jun 17 21:13:01 2011
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off DE2_115_ADDA -c DE2_115_ADDA
Info: Selected device EP4CE115F29C8 for design "DE2_115_ADDA"
Info: Core supply voltage is 1.2V
Info: Low junction temperature is 0 degrees C
Info: High junction temperature is 85 degrees C
Info: Implemented PLL "DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|pll" as Cyclone IV E PLL type
    Info: Implementing clock multiplication of 5, clock division of 2, and phase shift of 0 degrees (0 ps) for DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|_clk0 port
    Info: Implementing clock multiplication of 5, clock division of 4, and phase shift of 0 degrees (0 ps) for DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|_clk1 port
Info: Found following RAM instances in design that are actually implemented as ROM because the write logic is always disabled
    Info: Atom "DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_nco_as_m_dp_cen:ux0220|altsyncram:altsyncram_component|altsyncram_4g72:auto_generated|ram_block1a0" is instantiated as RAM, but it is actually implemented as ROM function because the write logic is always disabled
    Info: Atom "DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_nco_as_m_dp_cen:ux0220|altsyncram:altsyncram_component|altsyncram_4g72:auto_generated|ram_block1a1" is instantiated as RAM, but it is actually implemented as ROM function because the write logic is always disabled
    Info: Atom "DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_nco_as_m_dp_cen:ux0220|altsyncram:altsyncram_component|altsyncram_4g72:auto_generated|ram_block1a2" is instantiated as RAM, but it is actually implemented as ROM function because the write logic is always disabled
    Info: Atom "DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_nco_as_m_dp_cen:ux0220|altsyncram:altsyncram_component|altsyncram_4g72:auto_generated|ram_block1a3" is instantiated as RAM, but it is actually implemented as ROM function because the write logic is always disabled
    Info: Atom "DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_nco_as_m_dp_cen:ux0220|altsyncram:altsyncram_component|altsyncram_4g72:auto_generated|ram_block1a4" is instantiated as RAM, but it is actually implemented as ROM function because the write logic is always disabled
    Info: Atom "DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_nco_as_m_dp_cen:ux0220|altsyncram:altsyncram_component|altsyncram_4g72:auto_generated|ram_block1a5" is instantiated as RAM, but it is actually implemented as ROM function because the write logic is always disabled
    Info: Atom "DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_nco_as_m_dp_cen:ux0220|altsyncram:altsyncram_component|altsyncram_4g72:auto_generated|ram_block1a6" is instantiated as RAM, but it is actually implemented as ROM function because the write logic is always disabled
    Info: Atom "DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_nco_as_m_dp_cen:ux0220|altsyncram:altsyncram_component|altsyncram_4g72:auto_generated|ram_block1a7" is instantiated as RAM, but it is actually implemented as ROM function because the write logic is always disabled
    Info: Atom "DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_nco_as_m_dp_cen:ux0220|altsyncram:altsyncram_component|altsyncram_4g72:auto_generated|ram_block1a8" is instantiated as RAM, but it is actually implemented as ROM function because the write logic is always disabled
    Info: Atom "DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_nco_as_m_dp_cen:ux0220|altsyncram:altsyncram_component|altsyncram_4g72:auto_generated|ram_block1a9" is instantiated as RAM, but it is actually implemented as ROM function because the write logic is always disabled
    Info: Atom "DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_nco_as_m_dp_cen:ux0220|altsyncram:altsyncram_component|altsyncram_4g72:auto_generated|ram_block1a10" is instantiated as RAM, but it is actually implemented as ROM function because the write logic is always disabled
    Info: Atom "DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_nco_as_m_dp_cen:ux0220|altsyncram:altsyncram_component|altsyncram_4g72:auto_generated|ram_block1a11" is instantiated as RAM, but it is actually implemented as ROM function because the write logic is always disabled
    Info: Atom "DE2_115_ADDA_TOP:U1|mynco:sin1|mynco_st:mynco_st_inst|asj_nco_as_m_dp_cen:ux0220|altsyncram:altsyncram_component|altsyncram_4g72:auto_generated|ram_block1a12" is instantiated as RAM, but it is actually implemented as ROM function because the write logic is always disabled
Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Warning: Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature.
Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
    Info: Device EP4CE40F29C8 is compatible
    Info: Device EP4CE30F29C8 is compatible
    Info: Device EP4CE55F29C8 is compatible
    Info: Device EP4CE75F29C8 is compatible
Info: Fitter converted 5 user pins into dedicated programming pins
    Info: Pin ~ALTERA_ASDO_DATA1~ is reserved at location F4
    Info: Pin ~ALTERA_FLASH_nCE_nCSO~ is reserved at location E2
    Info: Pin ~ALTERA_DCLK~ is reserved at location P3
    Info: Pin ~ALTERA_DATA0~ is reserved at location N7
    Info: Pin ~ALTERA_nCEO~ is reserved at location P28
Warning: Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details
Info: Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.
Info: Timing-driven compilation is using the TimeQuest Timing Analyzer
Info: Evaluating HDL-embedded SDC commands
    Info: Entity MDCK2395
        Info: set_disable_timing [get_cells -hierarchical LJMV0916_0]
        Info: set_disable_timing [get_cells -hierarchical EPEO2888_0]
        Info: set_disable_timing [get_cells -hierarchical EPEO2888_1]
        Info: set_disable_timing [get_cells -hierarchical EPEO2888_2]
        Info: set_disable_timing [get_cells -hierarchical EPEO2888_3]
        Info: set_disable_timing [get_cells -hierarchical EPEO2888_4]
        Info: set_disable_timing [get_cells -hierarchical EPEO2888_5]
        Info: set_disable_timing [get_cells -hierarchical EPEO2888_6]
        Info: set_disable_timing [get_cells -hierarchical EPEO2888_7]
        Info: set_disable_timing [get_cells -hierarchical WCRO7487_0]
    Info: Entity pzdyqx_impl
        Info: set_false_path -from [get_keepers {altera_reserved_tdi}] -to [get_keepers {pzdyqx*}]
    Info: Entity sld_hub
        Info: create_clock -period 10MHz -name altera_reserved_tck [get_ports {altera_reserved_tck}]
        Info: set_clock_groups -asynchronous -group {altera_reserved_tck}
Info: Reading SDC File: 'DE2_115_ADDA.SDC'
Info: Deriving PLL Clocks
    Info: create_generated_clock -source {U1|pll_100|altpll_component|pll|inclk[0]} -divide_by 2 -multiply_by 5 -duty_cycle 50.00 -name {U1|pll_100|altpll_component|pll|clk[0]} {U1|pll_100|altpll_component|pll|clk[0]}
    Info: create_generated_clock -source {U1|pll_100|altpll_component|pll|inclk[0]} -divide_by 4 -multiply_by 5 -duty_cycle 50.00 -name {U1|pll_100|altpll_component|pll|clk[1]} {U1|pll_100|altpll_component|pll|clk[1]}
Info: Clock uncertainty calculation is delayed until the next update_timing_netlist call
Info: The derive_clock_uncertainty command did not apply clock uncertainty to any clock-to-clock transfers.
Info: Detected timing requirements -- optimizing circuit to achieve only the specified requirements
Info: Found 6 clocks
    Info:   Period   Clock Name
    Info: ======== ============
    Info:  100.000 altera_reserved_tck
    Info:   20.000    CLOCK2_50
    Info:   20.000    CLOCK3_50
    Info:   20.000     CLOCK_50
    Info:    8.000 U1|pll_100|altpll_component|pll|clk[0]
    Info:   16.000 U1|pll_100|altpll_component|pll|clk[1]
Info: Automatically promoted node DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|_clk0 (placed in counter C0 of PLL_1)
    Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G3
Info: Automatically promoted node DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|_clk1 (placed in counter C1 of PLL_1)
    Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G4
Info: Automatically promoted node altera_internal_jtag~TCKUTAP 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Automatically promoted node altera_internal_jtag~CLKDRUSER 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Automatically promoted node pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|EPEO2888_7 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|EPEO2888_7~0
Info: Automatically promoted node pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|MDCK2395:\cycloneiii_WCRO7487_gen_0:cycloneiii_WCRO7487_gen_1|WCRO7487_0 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Automatically promoted node altera_internal_jtag~UPDATEUSER 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node pzdyqx:nabboc|pzdyqx_impl:pzdyqx_impl_inst|VELJ8121:JDCF0099|EHEH8502
Info: Starting register packing
Extra Info: Performing register packing on registers with non-logic cell location assignments
Extra Info: Completed register packing on registers with non-logic cell location assignments
Extra Info: Started Fast Input/Output/OE register processing
Extra Info: Finished Fast Input/Output/OE register processing
Extra Info: Moving registers into I/O cells, Multiplier Blocks, and RAM blocks to improve timing and density
Extra Info: Finished moving registers into I/O cells, Multiplier Blocks, and RAM blocks
Info: Finished register packing
    Extra Info: No registers were packed into other blocks
Warning: PLL "DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|pll" output port clk[0] feeds output pin "DAC_CLK_A~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance
Warning: PLL "DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|pll" output port clk[0] feeds output pin "DAC_CLK_B~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance
Warning: PLL "DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|pll" output port clk[0] feeds output pin "DAC_WRT_A~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance
Warning: PLL "DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|pll" output port clk[0] feeds output pin "DAC_WRT_B~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance
Warning: PLL "DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|pll" output port clk[1] feeds output pin "ADC_CLK_A~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance
Warning: PLL "DE2_115_ADDA_TOP:U1|pll:pll_100|altpll:altpll_component|pll" output port clk[1] feeds output pin "ADC_CLK_B~output" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance
Info: Fitter preparation operations ending: elapsed time is 00:00:09
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:02
Info: Fitter placement operations beginning
Info: Fitter placement was successful
Info: Fitter placement operations ending: elapsed time is 00:00:09
Info: Fitter routing operations beginning
Info: Router estimated average interconnect usage is 0% of the available device resources
    Info: Router estimated peak interconnect usage is 14% of the available device resources in the region that extends from location X46_Y24 to location X57_Y36
Info: Fitter routing operations ending: elapsed time is 00:00:13
Info: The Fitter performed an Auto Fit compilation.  Optimizations were skipped to reduce compilation time.
    Info: Optimizations that may affect the design's routability were skipped
    Info: Optimizations that may affect the design's timing were skipped
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: 4 pins must meet Altera requirements for 3.3, 3.0, and 2.5-V interfaces. Refer to the device Application Note 447 (Interfacing Cyclone IV E Devices with 3.3/3.0/2.5-V LVTTL/LVCMOS I/O Systems).
    Info: Pin CLOCK2_50 uses I/O standard 3.3-V LVTTL at AG14
    Info: Pin CLOCK3_50 uses I/O standard 3.3-V LVTTL at AG15
    Info: Pin I2C_SDAT uses I/O standard 3.3-V LVTTL at A8
    Info: Pin CLOCK_50 uses I/O standard 3.3-V LVTTL at Y2
Warning: Following 1 pins have no output enable or a GND or VCC output enable - later changes to this connectivity may change fitting results
    Info: Pin I2C_SDAT has a permanently disabled output enable
Info: Quartus II Fitter was successful. 0 errors, 10 warnings
    Info: Peak virtual memory: 444 megabytes
    Info: Processing ended: Fri Jun 17 21:14:18 2011
    Info: Elapsed time: 00:01:17
    Info: Total CPU time (on all processors): 00:01:07


